，用于接触孔(42)的蚀刻是干式蚀刻。例如，目前先进技术深反应离子蚀刻(DRIE)可以以约1:20的宽度:高度比率获得沟槽形接触孔(42)。通过使用DRIE，即使在元胞尺寸显著减小的情况下，源极的接触电阻也可以保持为低。在形成接触孔(42)之后，ρ+扩散(12)通过离子注入以及退火形成。例如，离子注入可以通过将ILD(32)用作硬掩模而执行。又例如，在光刻以及蚀刻接触孔(42)之后，光刻胶可以被保持作为用于离子注入的掩模，并且所述光刻胶在离子注入之后移除。
[0135]图7G示出在晶片正面源极(22)的形成以及在晶片背面漏极(23)的形成。在本发明的实施例中，源极(22)通过淀积形成。例如，源极(22)可以通过常用的溅射或蒸发形成。又例如，源极(22)还可以通过电镀形成，以便以高宽高比填充沟槽形接触孔(42)。另一方面，漏极(23)通常通过溅射或蒸发形成。
[0136]图8A至图81示出如先前在图6中示出的沟槽栅IGBT的制造方法。制造过程包括
(001)以rT衬底晶片(14)开始；(002)在rT衬底(14)的顶部上形成ρ型体区(13) ； (003)在P型体区(13)的顶部上形成多晶硅η+发射区(11) ； (004)通过图案化η+发射区(11)和ρ型体区(13)形成栅沟槽(41) ； (005)在栅沟槽(41)中并且在η+发射区(11)的上表面处形成栅电介质(31) ； (006)通过淀积以及深蚀刻形成栅电极(21) ； (007)将ILD(32)淀积在栅电极(21)的顶部上以及n+发射区(11)的表面上；(008)通过图案化ILD(32)和η +发射区(11)形成沟槽形接触孔(42) ； (009)通过注入以及退火在接触孔(42)的底部处形成ρ+扩散(12) ; (010)在晶片正面形成发射极电极(24) ; (011)在晶片背面使η_衬底晶片(14)变薄；(012)在晶片背面形成η缓冲区(16)和ρ+集电区(17);以及(013)在晶片背面形成集电极(25)。用于TMOS的制造过程中的相同技术也适用于IGBT的制造过程。
[0137]从图8Α至图SG示出的过程步骤类似于功率MOSFET的过程步骤，除了代替外延晶片使用rT衬底晶片(14)之外。
[0138]图8Η示出在晶片背面处η缓冲区(16)和ρ+集电区(17)的形成。在形成之前，在晶片背面处使它们变薄，以将衬底晶片(14)的厚度减小至目标值。例如，600V IGBT的晶片厚度约为60 μπι。η缓冲区(16)和ρ+集电区(17)通常通过离子注入以及退火形成。由于在晶片正面处的金属，因此退火通常以低温(例如，480°C )进行。
[0139]图81示出集电极(25)的形成。集电极(25)通常通过溅射或蒸发形成。
[0140]图9A至图9H示出如先前在图6中示出的沟槽栅IGBT的另一制造方法。制造过程包括(001)以rT衬底晶片(14)开始；(002)在rT衬底(14)的顶部上形成ρ型体区(13)；(003)在ρ型体区(13)的顶部上形成多晶硅η+发射区(11) ; (004)通过图案化η +发射区(11)和ρ型体区(13)形成栅沟槽(41) ； (005)在栅沟槽(41)中并且在η+发射区(11)的上表面处形成栅电介质(31) ； (006)通过淀积以及深蚀刻形成栅电极(21) ； (007)将ILD(32)淀积在栅电极(21)的顶部上以及n+发射区(11)的表面上；(008)在晶片背面使η _衬底晶片(14)变细；(009)在晶片背面形成η缓冲区(16)和ρ+集电区(17) ; (010)通过图案化ILD(32)和η+发射区(11)形成沟槽形接触孔(42) ; (011)通过注入以及退火在接触孔(42)的底部处形成P+扩散(12) ;(012)在晶片正面形成发射极电极(24)并且在晶片背面形成集电极(23)。用于TMOS的制造过程中的相同技术也适用于IGBT的制造过程。
[0141]从图9Α至图9Ε示出的过程步骤类似于功率MOSFET的过程步骤，除了代替外延晶片使用rT衬底晶片(14)之外。
[0142]图9F示出在晶片背面处η缓冲区(16)和ρ+集电区(17)的形成。在形成之前，在晶片背面处使它们变薄，以将衬底晶片(14)的厚度减小至目标值。例如，600V IGBT的晶片厚度约为60 μπι。η缓冲区(16)和ρ+集电区(17)通常通过离子注入以及退火形成。由于在此步骤处晶片上不存在金属，因此可以在高温(例如，1050°C )下对η缓冲区(16)和ρ+集电区(17)执行退火，并且几乎此处所有的杂质都会被激活。
[0143]图9G示出沟槽形接触孔(42)和ρ+扩散(12)的形成。此步骤类似于TMOS的步骤。然而，在此步骤处需要薄晶片处理能力，因为晶片已变薄。
[0144]图9Η示出发射极(24)和集电极(25)的形成。此步骤类似于TMOS的源极(22)和漏极(23)的形成。
【主权项】
1.一种沟槽栅功率MOSFET结构，其包括: 在底部处的漏极(23)， 第一导电型的重掺杂衬底(15)，所述重掺杂衬底(15)在所述漏极(23)的顶部上，第一导电型的轻掺杂外延层(14)，所述轻掺杂外延层(14)在所述重掺杂衬底(15)的顶部上， 第二导电型的体区(13)，所述体区(13)在所述外延层(14)的顶部上， 第二导电型的重掺杂扩散区(12)，所述重掺杂扩散区(12)将所述体区(13)连接到源极(22)， 源极(22)，所述(22)源极位于沟槽形接触孔(42)中并且位于器件的顶部，第一导电型的重掺杂多晶硅源区(11)，所述重掺杂多晶硅源区(11)在所述体区(13)的顶部上并且在所述沟槽形接触孔(42)的侧壁处由所述源极(22)接触， 栅电介质(31)，所述栅电介质(31)覆盖所述体区(13)的侧壁表面并且在所述源区(11)与所述外延层(14)之间形成沟道， 栅电极(21)，所述栅电极(21)靠近栅沟槽(41)中的所述栅电介质(31)以及层间电介质(32)，所述层间电介质(32)覆盖所述栅电极(21)的上表面以及所述源区(11)的上表面。
2.根据权利要求1所述的沟槽栅功率MOSFET结构，其中所述栅电介质(31)是氧化硅或高介电常数电介质，包含但不限于，二氧化铪和氧化铝。
3.根据权利要求1所述的沟槽栅功率MOSFET结构，其中所述栅电极(21)是多晶硅、金属以及金属硅化物中的至少一者。
4.根据权利要求1所述的沟槽栅功率MOSFET结构，其中所述ILD(32)是是氧化硅。
5.根据权利要求1所述的沟槽栅功率MOSFET结构，其中所述体区(13)具有大致均匀的掺杂分布。
6.根据权利要求1所述的沟槽栅功率MOSFET结构，其中所述源极(22)以及所述漏极(23)是金属或金属硅化物，包含但不限于，铝、铜、钨、钛硅化物、钴硅化物以及镍硅化物。
7.—种沟槽栅IGBT结构，其包括: 在底部处的集电极(25)， 第二导电型的重掺杂集电区(17)，所述重掺杂集电区(17)在所述集电极(25)的顶部上， 第一导电型的缓冲区(16)，所述缓冲区(16)在所述集电区(17)的顶部上，第一导电型的轻掺杂漂移区(14)，所述轻掺杂漂移区(14)在所述缓冲区(16)的顶部上， 第二导电型的体区(13)，所述体区(13)在所述漂移区(14)的顶部上， 第二导电型的重掺杂扩散区(12)，所述重掺杂扩散区(12)将所述体区(13)连接到发射极(24)， 发射极(24)，所述发射极(24)位于沟槽形接触孔(42)中并且位于器件的顶部，第一导电型的重掺杂多晶硅发射区(11)，所述重掺杂多晶硅发射区(11)在所述体区(13)的顶部上并且在所述沟槽形接触孔(42)的侧壁处由所述发射极(24)接触， 栅电介质(31)，所述栅电介质(31)覆盖所述体区(13)的侧壁表面并且在所述发射区(11)与所述漂移区(14)之间形成沟道， 栅电极(21)，所述栅电极(21)靠近栅沟槽(41)中的所述栅电介质(31)以及层间电介质(32)，所述层间电介质(32)覆盖所述栅电极(21)的上表面以及所述发射区(11)的上表面。
8.根据权利要求7所述的沟槽栅IGBT结构，其中所述发射极(24)以及所述集电极(25)是金属或金属硅化物，包含但不限于，铝、铜、钨、钛硅化物、钴硅化物以及镍硅化物。
9.根据权利要求或7所述的沟槽栅IGBT结构，其中所述栅电介质(31)是氧化硅或高介电常数电介质，包含但不限于，二氧化铪和氧化铝。
10.根据权利要求7所述的沟槽栅IGBT结构，其中所述栅电极(21)是多晶硅、金属以及金属硅化物中的至少一者。
11.根据权利要求7所述的沟槽栅IGBT结构，其中所述ILD(32)是是氧化硅。
12.根据权利要求7所述的沟