栅342的第一电容器CL。第一栅 341可以为浮置状态，而第二栅342可以与字线WL连接。第一结区311可以通过第一接触 部361与位线BL连接，而第二结区312可以通过第二接触部362与源极线SL连接。第一 接触区321可以通过第三接触部363与阱偏置电压线WBL连接。
[0077] 接着，参见图14和图15连同图12,第一有源区310和第二有源区320在第二方向 上通过隔离层304在衬底302中被限定。在衬底302中，第一有源区310被第一阱区306 包围，而第二有源区320被第二阱区308包围。第二阱区308具有p型导电性。如图14中 所示，第二接触区322被设置在第二阱区308的上部中。第二接触区322具有η型导电性。 第一绝缘层331和第一栅341中的每个在第二方向上延伸。第一沟道区315被设置在第一 有源区310和第一栅341彼此重叠的区域中。第四接触部364被设置在第二接触区322中。 第四接触部364可以与字线WL连接。第一栅341、第一绝缘层331和第二阱区308可以构 成垂直型第二电容器CV。如图15中所示，第二绝缘层332和第二栅342中的每个在第二方 向上延伸。第四接触部364被设置在第二栅342的端部上，并且因此，第二栅342可以通过 第四接触部364与字线WL连接。
[0078] 图16是图12至图15中所示的非易失性存储器件中的单位单元的等效电路图。 参见图16连同图12至图15,非易失性存储器件中的单位单元300包括其中储存晶体管CT 和选择晶体管ST串联连接的等效电路。储存晶体管CT可以包括第一栅341、第一结区311 和第三结区313。选择晶体管ST可以包括第二栅342、第二结区312和第三结区313。储存 晶体管CT和选择晶体管ST共享第三结区313,并且储存晶体管CT和选择晶体管ST中的每 个形成P沟道型MOS结构。
[0079] 在图16的等效电路图中，储存晶体管CT具有浮栅端子FG、漏极端子D和结端子 J。储存晶体管CT的浮栅端子FG对应于图12至图14中的第一栅341。储存晶体管CT的 漏极端子D和结端子J分别对应于图12和图13中的第一结区311和第三结区313。储存 晶体管CT的漏极端子D与位线BL连接。选择晶体管ST具有选择栅端子SG、源极端子S和 结端子J。选择晶体管ST的选择栅端子SG对应于图12和图15中的第二栅342并且与字 线WL连接。选择晶体管ST的源极端子S和结端子J分别对应于图12和图13中的第二结 区312和第三结区313。选择晶体管ST的源极端子S与源极线SL连接。第一阱区306通 过第一接触区321和第三接触部363与阱偏置电压线WBL连接。
[0080] 如以上参照图13所述，第一栅341、电介质层390和第二栅342构成第一电容器 CL。在图16的等效电路图中，第一电容器CL的两个端子被连接在选择晶体管ST的选择栅 端子SG和储存晶体管CT的浮栅端子FG之间。如以上参照图14所述，第一栅341、第一绝 缘层331和第二阱区308构成第二电容器CV。此外，第二阱区308和第二接触区322构成 pn二极管Dp。在图16的等效电路图中，第二电容器CV的第一端子与储存晶体管CT的浮 栅端子FG连接，而第二电容器CV的第二端子与pn二极管Dp的阳极连接。pn二极管Dp的 阴极与选择晶体管ST的选择栅端子SG和字线WL共同连接。第一电容器CL和第二电容器 CV并联连接。施加至字线WL的偏置电压通过第一电容器CL被传送至储存晶体管CT的浮 栅端子FG。此外，施加至字线WL的偏置电压也通过第二电容器CV被传送至储存晶体管CT 的浮栅端子FG。
[0081] 图17是解释图12至图15中所示的非易失性存储器件中的单位单元的操作的 表。参见图17,非易失性存储器件中的单位单元300的编程操作可以采用热电子注入方 案来执行，并且非易失性存储器件中的单位单元300的擦除操作可以采用福勒-诺德海姆 (Fowler-Nordheim)隧穿方案来执行。由于以福勒-诺德海姆隧穿方案来执行擦除操作，所 以防止不需要的空穴陷阱在用作隧穿层的第一绝缘层331(见图13)中产生，且因此，可以 改善保持和循环特性。
[0082] 具体地，为了编程具有单层栅的非易失性存储器件中的单位单元300,正的编程电 压+Vpp被施加至字线WL，并且正的源极电压+Vsp被施加至源极线SL。此外，位线BL与地 GND连接，以及阱偏置电压+Vwp被施加至阱偏置电压线WBL。在一个实例中，编程电压+Vpp 可以为大约2V至大约4V，例如大约3V。在一个实例中，源极电压+Vsp可以为大约5V至大 约7V，例如大约6V。在一个实例中，偏置电压+Vwp可以为大约5V至大约7V，例如大约6V。
[0083] 由于与字线WL连接的第四接触部364接触第二栅342,如图15中所示，所以施加 至字线WL的编程电压+Vpp通过第四接触部364被施加至第二栅342。由于编程电压+Vpp 被施加至第二栅342，所以与编程电压+Vpp水平耦接的第一耦合电压通过第一电容器CL在 第一栅341中被感应出。当对单位单元执行编程操作时，反相偏置电压被施加至pn二极管 Dp (见图14)。因而，没有被第二电容器CV感应出的耦合电压。
[0084] 由于编程电压+Vpp被施加至第二栅342,所以反转层形成在第二沟道区316中，且 因而沟道被激活。通过源极线SL施加至第二结区312的源极电压+Vsp被传送至第三结区 313。由于第一耦合电压通过第一电容器CL在第一栅341中被感应出，并且源极电压+Vsp 被传送至第三结区313,所以热电子在第一栅341之下第三结区313周围产生。热电子通过 使用电场效应穿通第一绝缘层331而被注入至第一栅341中。即，电场通过在第一栅341中 被感应出的第一親合电压和讲偏置电压+Vwp来形成。通过这样注入热电子，包括第一结区 311、第三结区313和第一栅341的储存晶体管处于编程状态，即处于导通状态。为了擦除 非易失性存储器件中的单位单元300,负的擦除电压-Vee被施加至字线WL，并且源极线SL 和位线BL被浮置，以及正的阱偏置电压+Vwe被施加至阱偏置电压线WBL。在一个实例中， 擦除电压-Vee可以为大约-5V至大约-7V，例如大约-6V。在一个实例中，阱偏置电压+Vwe 可以为大约5V至大约7V，例如大约6V。由于与字线WL连接的第四接触部364接触第二栅 342,如图15中所示，所以施加至字线WL的擦除电压-Vee通过第四接触部364被施加至第 二栅 342。
[0085] 由于擦除电压-Vee被施加至第二栅342,所以与擦除电压-Vee水平耦接的第一负 耦合电压通过第一电容器CL在第一栅341中被感应出，如以上参照图13所述。此外，施加 至第二栅342的擦除电压-Vee经由pn二极管压Dp传送至第二阱区308,如以上参照图14 所述。在本实施例中，将忽略由pn二极管Dp的体电阻引起的电压降。由于擦除电压-Vee 被传送至第二阱区308,所以第二负耦合电压（其与传送至第二阱区308的擦除电压-Vee 垂直耦接）通过第二电容器CV在第一栅141中被感应出。第一负耦合电压和第二负耦合 电压通过第一电容器CL和第二电容器CV在第一栅341中被感应出。预定幅值的阱偏置电 压+Vwe通过阱偏置电压线WBL来施加。在这种情况下，保留在第一栅341中的电子通过穿 通第一绝缘层331隧穿至第一阱区306。电子穿通形成在第一绝缘层331中的并且由第一 负耦合电压和第二负耦合电压以及阱偏置电压+Vwe产生的电场。通过这种电子隧穿，由第 一结区311、第三结区313和第一栅341构成的储存晶体管处于擦除状态，即关断状态。
[0086] 为了执行非易失性存储器件中的单位单元300的读取操作，字线WL与地GND连 接，并且正的源极电压+Vsr被施加至源极线SL。此外，正的位线电压+Vdr被施加至位线 BL，并且正的阱偏置电压+Vwr被施加至阱偏置电压线WBL。在一个实例中，源极电压+Vsr可 以为大约I. 5V至大约2. 5V，例如大约2. 0V。在一个实例中，位线电压+Vdr可以为大约3V 至大约3. 6V，例如大约3. 3V。在一个实例中，阱偏置电压+Vwr可以为大约3V至大约3. 6V， 例如大约3. 3V。在另一个实例中，源极电压+Vsr可以是接地电压，即0V。在这种情况下， 位线电压+Vdr和阱偏置电压+Vwr中的每个可以为大约1.0 V至大约I. 4V，例如大约I. 2V。 当电子被保留在第一栅341中（例如，选中的单元具有数据"1"）时，单位单元300处于导 通状态，并且电流流动。相反地，当第一栅341中的电子为被保留在第一栅341中（例如， 选中的单元具有数据" "）时，单位单元300处于关断状态，并且电流不流动。
[0087] 图18是示出根据一个实施例的非易失性存储器件的单元阵列的布局图。参见图 18,多个p型第一讲区406被设置成在第二方向上彼此分开。相应的p型第一讲区406被设 置成在第一方向上延伸的条形式。多个η型第二阱区408被分别设置在第二方向上p型第 一阱区406之间。相应的η型第二阱区408被设置成在第一方向上延伸的条形式。第一有 源区410被设置在每个ρ型第一阱区406中并且在第一方向上延伸。η+型第一结区411、 η+型第二结区412以及η+型第三结区413被设置在第一有源区410中。多个第二有源区 420被设置在每个η型第二阱区408中以在第一方向上彼此分开。ρ+型接触区421被设置 在每个第二有源区420中。多个第一栅441被设置成在第一方向和第二方向上彼此分开。 每个第一栅441具有在第二方向上延伸的条形式。多个第二栅442被设置成在第一方向上 彼此分开，并且每个第二栅442具有在第二方向上延伸的条形式，以与第一栅441平行。
[0088] 第一栅441与第一有源区410交叉，并且具有与在第二方向（附图中向上的方向） 上相邻于第一有源区410的η型第二阱区408重叠的部分（例如，端部）。第一栅441的另 一部分（例如，另一个端部）与在第二方向相反的方向（附图中向下的方向）上相邻于第 一有源区410的η型第二阱区408重叠。第一有源区410中的η+型第一结区411、η+型第 二结区412和η+型第三结区413以及第二有源区420中的ρ+型接触区421可以通过使用 第一栅441和第二栅442作为离子注入掩模来注入杂质离子至ρ型第一阱区406和η型第 二阱区408而形成。结果，η+型第一结区411和η+型第三结区413可以在第一栅441的 边缘之下延伸，并且η+型第二结区412和η+型第三结区413可以在第二栅442的边缘之 下延伸。此外，P+型接触区421可以在第一栅441的边缘（例如，端部的边缘）之下延伸， 并且还可以在第二栅442的边缘之下延伸。
[0089] 为了提高单元阵列的集成度，在第一方向上彼此相邻的单位单元可以被设置成相 对于第一参考线Ll或第二参考线L2彼此对称。第一参考线Ll和第二参考线L2在第一方 向上被交替地布置，其中第一参考线Ll和第二参考线L2在第一方向上彼此相邻的单位单 元之间作为在第二方向上延伸的参考线。在根据本实施例的单元阵列中，设置在第一方向 上第一参考线Ll的两侧上的单位单元的第二栅442被设置成与第一参考线Ll相邻。设置 在第一方向上第二参考线L