非易失性存储器件的制作方法
【专利说明】
[0001] 相关申请的交叉引用
[0002] 本专利文档要求2014年4月21日向韩国知识产权局提交的申请号为 10-2014-0047295的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003] 实施例涉及一种非易失性存储器件，且更具体而言，涉及一种具有单层栅的非易 失性存储器件。
【背景技术】
[0004] 已提出了各种结构用于能够电编程和擦除数据的非易失性存储器件的存储器单 元，例如EEPR0M。在非易失性存储器件中，储存在存储器单元中的数据即使当电源中断时 也不被擦除并且保留。在现有技术中，层叠栅结构通常已被采用作为EEPROM存储器单元结 构。层叠栅结构包括用于储存数据的浮栅和形成在浮栅之上的控制栅。电介质层被插入在 浮栅和控制栅之间。近来，随着电子器件的尺寸减小并且开发了半导体器件的制造技术，片 上系统（system-on-chip，S0C)已经被强调为最新数字产品的关键部分。在SOC中，各种类 型的半导体器件被安装在单个半导体芯片中，使得芯片能执行各种功能。例如，逻辑器件和 存储器件可以被一起形成在单个半导体芯片中。因此，需要被嵌入在片上系统（SOC)中的 嵌入型EEPROM的制造技术。
[0005] 为了制造嵌入型EEPR0M，逻辑器件和EEPROM通过相同的处理步骤来制造。逻辑 器件通常采用具有单栅结构的晶体管。与此相反，EEPROM通常利用层叠栅结构。因此，将 EEPROM连同逻辑器件一起集成在同一衬底上的制造程序是复杂的。为了解决这个问题，单 层栅的EEPROM已被越来越多地采用来用于嵌入型EEPR0M。在利用制造逻辑器件的通常的 CMOS (互补金属氧化物半导体）工艺来形成单层栅EEPROM的情况下，可以容易地实现片上 系统（SOC)。
【发明内容】
[0006] 实施例示出具有单层栅的非易失性存储器件。
[0007] 根据一个实施例，一种非易失性存储器件包括：第一有源区和第二有源区，其彼 此分开；浮栅，其与第一有源区交叉，并且被设置成使得其的一个端部与第二有源区重叠； 选择栅，其与第一有源区交叉，以及被设置成与浮栅并排并且与浮栅耦接；电介质层，其被 设置在浮栅和选择栅之间，其中，电介质层、浮栅和选择栅的叠层形成水平结构的第一电容 器；阱区，其被设置在第二有源区中并且与浮栅耦接，其中，阱区和浮栅的叠层形成垂直结 构的第二电容器；以及接触部，其与阱区和选择栅共同耦接。
[0008] 根据一个实施例，一种非易失性存储器件包括：第一有源区，其被设置在第一方向 上；第二有源区和第三有源区，其与第一有源区分开，并且当从第二方向示出时被分别设置 在第一有源区的相对侧面上，其中第二方向与第一方向基本上垂直；浮栅，其与第一有源区 交叉，其中，浮栅的两个端部分别与第二有源区和第三有源区重叠；选择栅，其与第一有源 区交叉，并且被设置成与浮栅并排；电介质层，其被设置在浮栅和选择栅之间，并且与浮栅 和选择栅一起构成被配置成水平结构的第一电容器；第一阱区，其被设置在第二有源区中 以与浮栅重叠，并且与浮栅一起构成被配置成垂直结构的第二电容器；第二阱区，其被设置 在第三有源区中以与浮栅重叠，并且与浮栅一起构成被配置成垂直结构的第三电容器；第 一接触部，其与第一阱区和选择栅共同耦接；以及第二接触部，其与第二阱区和选择栅共同 耦接。
[0009] 在一个实施例中，一种非易失性存储器件包括：第一阱区和第二阱区，其被设置成 彼此分开，其中，第一阱区具有第一导电性，而第二阱区具有第二导电性；第一有源区和第 一接触区，其被设置在第一阱区中并且彼此分开，其中第一接触区具有第二导电性；第二有 源区，其被设置在第二阱区中；第二接触区，其被设置在第二有源区中，其中第二接触区具 有第一导电性；浮栅，其与第一有源区交叉，其中浮栅的端部与在第二有源区中的第二阱区 重叠；选择栅，其与第一有源区交叉，并且被设置成与浮栅并排；电介质层，其被设置在浮 栅和选择栅之间；以及接触部，其与第二接触区和选择栅共同耦接。
[0010] 根据一个实施例，一种非易失性存储器件包括：电荷储存晶体管，其包括浮栅、与 源极线耦接的第一结区、以及第三结区；选择晶体管，其包括与字线耦接的选择栅、与位线 耦接的第二结区、以及被电荷储存晶体管共享的第三结区；第一电容器部件，其被设置在选 择栅的端子和浮栅的端子之间；以及二极管部件和第二电容器部件，其被串联设置在选择 栅的端子和浮栅的端子之间。
[0011] 根据一个实施例，一种非易失性存储器件包括：电荷储存晶体管，其包括浮栅、与 源极线耦接的第一结区、以及第三结区；选择晶体管，其包括与字线耦接的选择栅、与位线 耦接的第二结区、以及被电荷储存晶体管共享的第三结区；第一电容器部件，其被设置在选 择栅的端子和浮栅的端子之间；第一二极管部件和第二电容器部件，其被串联设置在选择 栅的端子和浮栅的端子之间；以及第二二极管部件和第三电容器部件，其被串联设置在选 择栅的端子和浮栅的端子之间。
[0012] 根据一个实施例，一种非易失性存储器件包括：浮栅和选择栅，其并排延伸；水平 电容器，其被提供在浮栅和选择栅之间；第一二极管；第一垂直电容器，其被提供在第一二 极管和浮栅之间。
【附图说明】
[0013] 图1是示出根据一个实施例的非易失性存储器件中的单位单元的布局图。
[0014] 图2是沿着图1中的线1-1'截取的截面图。
[0015] 图3是沿着图1中的线11-11'截取的截面图。
[0016] 图4是沿着图1中的线III-III'截取的截面图。
[0017] 图5是图1至图4中所示的非易失性存储器件中的单位单元的等效电路图。
[0018] 图6是解释图1至图4中所示的非易失性存储器件中的单位单元的操作的表。
[0019] 图7是示出图1至图4中所示的非易失性存储器件中的单元阵列的图。
[0020] 图8是解释图7所示的非易失性存储器件中的单元阵列的操作的表。
[0021] 图9是示出根据一个实施例的非易失性存储器件中的单位单元的布局图。
[0022] 图10是沿着图9中的线II-II'截取的截面图。
[0023] 图11是图9和图10中所示的非易失性存储器件中的单位单元的等效电路图。
[0024] 图12是示出根据一个实施例的非易失性存储器件中的单位单元的布局图。
[0025] 图13是沿着图12中的线1-1'截取的截面图。
[0026] 图14是沿着图12中的线11-11'截取的截面图。
[0027] 图15是沿着图12中的线III-III'截取的截面图。
[0028] 图16是图12至图15中所示的非易失性存储器件中的单位单元的等效电路图。
[0029] 图17是解释图12至图15中所示的非易失性存储器件中的单位单元的操作的表。
[0030] 图18是示出根据一个实施例的非易失性存储器件中的单元阵列的布局图。
[0031] 图19是示出根据一个实施例的非易失性存储器件中的单元阵列的布局图。
[0032] 图20是示出根据一个实施例的非易失性存储器件的单元阵列的布局图。
[0033] 图21是示出根据一个实施例的非易失性存储器件的单元阵列的布局图。
【具体实施方式】
[0034] 在下文中，以下将参照附图通过各种示例性实施例来描述非易失性存储器件。
[0035] 根据实施例，通过水平电容器和垂直电容器二者获得耦合电压。水平电容器包括 水平布置的选择栅、电介质层和浮栅。当偏置电压被施加至选择栅时，第一耦合电压通过水 平电容器在浮栅处被感应出。另外，第二耦合电压也通过垂直电容器在浮栅处被感应出。当 偏置电压被施加至选择栅时，偏置电压通过与选择栅共享接触部的接触区被传送至阱区。 阱区连同绝缘层和浮栅一起形成垂直电容器。结果，基于施加的偏置电压，第二耦合电压通 过垂直电容在浮栅处被感应出。因此，提供的优点在于可以增加整体耦合比。此外，由于与 被隔离区所占据的面积相比，被单位单元中的有源区所占据的面积增大，所以在形成有源 区的过程中进行的平坦化工艺可以被容易地执行，而不会丢失或破坏有源区。
[0036] 将理解的是，当一个元件被称为在另一个元件"上"、"之上"、"上面"、"之下"、"下 面"或"下"时，它可以直接接触其它元件，或者也可以在它们之间存在至少一个中间元件。 因此，诸如"上"、"之上"、"上面"、"之下"、"下面"或"下"等的术语并非旨在限制性的。
[0037] 图1是示出根据一个实施例的非易失性存储器件中的单位单元的布局图。在本实 施例中，非易失性存储器件中的单位单元100包括被配置为η沟道型MOS结构的储存晶体 管和选择晶体管。参见图1，非易失性存储器件中的单位单元100具有第一有源区110、第一 栅141和第二栅142。第一有源区110、第一栅141和第二栅142可以被布置成如图1的平 面图所示。第一有源区在第一方向上延伸。尽管在附图中未示出，但是第一有源区110可 以通过隔离层来限定。第一有源区110被设置在第一阱区106中。第一阱区106具有ρ型 导电性。第一栅141被设置成在与第一有源区110交叉的方向上延伸的条形式。即，第一 栅141在与第一方向交叉的第二方向上延伸。第二栅142也被设置成在与第一有源区110 交叉的第二方向上延伸的条形式。沿着第一栅141和第二栅142的长度延伸的中心线可 以被设置成与沿着第一有源区110的长度延伸的中心线基本上垂直。第一栅141可以用作 电荷储存晶体管的浮栅，而第二栅142可以用作选择晶体管的选择栅。尽管在附图中未示 出，但是第一绝缘层可以被设置在第一栅141之下，而第二绝缘层可以被设置在第二栅142 之下。沿着第二方向测量的第二栅142的长度可以比沿着第二方向测量的第一栅141的长 度更长。第一栅141和第二栅142可以包括导电材料层，例如，多晶硅层或金属层。第一栅 141和第二栅142被设置成彼此分开。尽管在附图中未示出，但是电介质层可以被设置在 第一栅141和第二栅142之间。第一栅141、电介质层和第二栅142可以构成第一电容器。 第一电容器在相对于单位单元的表面的水平方向上延伸。即，第一电容器被形成为与单位 单元的表面平行。
[0038] 第一结区111、第二结区112和第三结区113被设置在第一有源区110中，并且通 过第一栅141和第二栅142而彼此分开。第一结区111和第二结区112被分别设置在第一 方向上第一有源区110的两个端部处。第三结区113被设置在第一结区111和第二结区 112之间，并且与第一结区111和第二结区112分开。即，第一栅141和第二栅142将有源 区110三等分成第一结区111、第二结区112和第三结区113。第一结区111、第二结区112 和第三结区113中的每个具有η+型导电性。在一个实施例中，第一结区111可以用作源 极区，而第二结区112可以用作漏极区。与在第一结区111和第三结区113之间的第一栅 141重叠的第一阱区106用作第一沟道区。与在第二结区112和第三结区113之间的