于是，在本实施方式中，针对形成于半导体芯片CPl的基准电阻Rst进行了各种研究，对此将在后详细说明。
[0094]<关于半导体器件的整体构造>
[0095]接着，对本实施方式的半导体器件PKG的整体构成进行说明。本实施方式的半导体器件PKG是具有被树脂封固的半导体芯片CPl的半导体器件(半导体封装)。也就是说，本实施方式的半导体器件PKG是将上述半导体芯片CPl进行了树脂封固的树脂封固型的半导体器件(半导体封装)。以下，对半导体器件PKG的具体构成进行说明。
[0096]图4是本实施方式的半导体器件PKG的剖视图，图5是本实施方式的半导体器件PKG的俯视图(平面图)，图6是本实施方式的半导体器件PKG的仰视图(平面图)，图7是本实施方式的半导体器件PKG的俯视透视图(俯视图)。此外，图7示出了透视封固树脂部MR时的半导体器件PKG的上面侧的俯视透视图。另外，图5?7的Al-Al线的位置处的半导体器件PKG的剖面与图4大致对应。
[0097]图4?图7所示的本实施方式的半导体器件PKG具有:半导体芯片CP1、支承或搭载半导体芯片CPl的芯片焊盘(芯片搭载部)DP、由导电体形成的多条引线LD、将多条引线LD与半导体芯片CPl表面的多个焊盘电极H)分别电连接的多条接合导线BW、和将它们封固的封固树脂部MR。
[0098]封固树脂部(封固部、封固树脂、封固体)MR例如由热固性树脂材料等的树脂材料等构成，也可以包含填料等。例如，能够使用包含填料的环氧树脂等来形成封固部MR。除环氧类的树脂以外，基于实现低应力化等的理由，也可以将例如添加了苯酚类固化剂、硅橡胶以及填料等的联苯类的热固性树脂用作封固部MR的材料。通过封固树脂部MR，半导体芯片CP1、引线LD以及接合导线BW被封固，在电气以及机械方面受到保护。封固树脂部MR的与其厚度交叉的平面形状(外形形状)为例如矩形(四边形)状，也可以使该矩形(平面矩形)的角带圆角。
[0099]半导体芯片CPl的与其厚度交叉的平面形状为矩形(四边形)，例如如下制造，即:在由单晶硅等构成的半导体衬底(半导体晶片)的主面形成了各种半导体元件或半导体集成电路之后，通过切割(dicing)等将半导体衬底分离成各半导体芯片而制造出。在半导体芯片CPl内内置有上述振荡电路OS。
[0100]在半导体芯片CPl的一个主面、且也作为半导体元件形成侧的主面的主面(表面、上表面)11a，形成有多个焊盘电极(焊盘(bonding pad)、电极、端子)PD。半导体芯片CPl的各焊盘电极H)与在半导体芯片CPl的内部或表层部分形成的半导体元件或半导体集成电路电连接。此外，在半导体芯片CPl中，将焊盘电极ro的形成侧的主面称为正面11a，将与焊盘电极ro的形成侧的正面Ila相反一侧的主面称为半导体芯片CPl的背面lib。多个焊盘电极ro沿半导体芯片CPl的正面Ila的周边而配置。
[0101]半导体芯片CPl以使半导体芯片CPl的正面Ila面向上方的方式搭载(配置)于芯片焊盘DP的上表面上，半导体芯片CPl的背面Ilb经由粘接材料(粘晶材料、接合材料)12而粘接(接合)并固定于芯片焊盘DP的上表面。粘接材料12能够根据需要使用导电性或绝缘性的粘接材料。另外，半导体芯片CPl被封固在封固树脂部MR内，不从封固树脂部MR露出。
[0102]引线(引线部)LD由导电体构成，优选由铜(Cu)或铜合金等金属材料构成。各引线LD由引线LD中的位于封固树脂部MR内的部分即内引线部、和引线LD中的位于封固树脂部MR外的部分即外引线部构成，外引线部从封固树脂部MR的侧面突出到封固树脂部MR夕卜。多条引线LD在半导体芯片CPl的周围配置成使各引线LD的一个端部(内引线部的前端部)与半导体芯片CPl相对。
[0103]相邻的引线LD的内引线部之间被构成封固树脂部MR的材料填充。半导体芯片CPl的正面Ila的各焊盘电极H)经由作为导电性连接部件的接合导线BW与各引线LD的内引线部电连接。也就是说，各接合导线BW的两端中的一个端部与半导体芯片CPl的各焊盘电极ro连接，另一个端部与各引线LD的内引线部的上表面连接。接合导线BW是用于将半导体芯片CPI的焊盘电极ro与引线4电连接的导电性的连接部件，更特定的是导电性的导线，优选由金(Au)线或铜(Cu)线等的金属细线构成。接合导线BW被封固在封固树脂部MR内，不从封固树脂部MR露出。
[0104]各引线LD的外引线部被弯曲加工成使外引线部的端部附近的下表面比封固树脂部MR的下表面位于稍下方。引线LD的外引线部作为半导体器件CPl的外部连接用端子部(外部端子)发挥作用。
[0105]在芯片焊盘DP上一体地形成有多条悬垂引线13，该悬垂引线13是为了在制造半导体器件PKG时将芯片焊盘DP保持在半导体器件PKG制造用的引线框(的框架)上而设置的。
[0106]各悬垂引线13通过与芯片焊盘DP相同的材料与芯片焊盘DP—体地形成，各悬垂引线13的一端与芯片焊盘DP—体地形成(连结、连接)，向芯片焊盘DP的外方(在平面上远离芯片焊盘DP的方向)延伸，在封固树脂部MR内延伸，直到与芯片焊盘DP连结侧的相反侧的端部到达封固树脂部MR的侧面(优选封固树脂部MR的平面矩形的角部)。
[0107]另外，引线LD与芯片焊盘DP以及悬垂引线13分离，不是一体形成的。然而，如果在相同的引线框上设置引线LD、芯片焊盘DP以及悬垂引线13来制造半导体器件PKG，则半导体器件PKG的制造容易。因此，引线LD、芯片焊盘DP以及悬垂引线13优选通过相同的材料形成，由此，能够在相同的引线框上设置引线LD、芯片焊盘DP以及悬垂引线13来制造半导体器件PKG，半导体器件PKG的制造变得容易。从高导热性、高导电性、成本以及易于加工的观点出发，芯片焊盘DP、引线LD以及悬垂引线13优选通过金属材料来形成，特别优选的是，通过铜(Cu)或铜合金这样的以铜(Cu)为主体的金属材料来形成。
[0108]半导体器件PKG例如能够通过下述这样来制造。
[0109]S卩，准备具有芯片焊盘DP以及多条引线LD的引线框(未图示)。在该引线框上，各引线LD与引线框的框架一体地连结，另外，芯片焊盘DP经由悬垂引线13与引线框的框架一体地连结。然后，在引线框的芯片焊盘DP上经由粘接材料12粘接固定半导体芯片CPl (晶片焊接工序)。然后，将半导体芯片CPl的多个焊盘电极ro与引线框的多条引线LD经由多条接合导线BW进行电连接(导线接合工序)。然后，形成封固半导体芯片CP1、芯片焊盘DP、多条引线LD以及多条接合导线BW的封固树脂部MR (模塑工序或树脂封固工序)。然后，在将引线LD从引线框的框架切离之后(此时，从封固树脂部MR突出部分的悬垂引线13也被切断)，对从封固树脂部MR突出的引线LD的外引线部进行弯曲加工，由此，能够制造出上述半导体器件PKG。
[0110]另外，在本实施方式中，对半导体器件PKG是QFP (Quad Flat Package:四方扁平封装)方式的半导体器件(半导体封装)的情况进行了说明，但只要是对半导体芯片CPl进行了树脂封固的树脂封固型的半导体器件(半导体封装)，就可以使半导体器件PKG为其他方式的半导体器件(半导体封装)。例如，也可以使半导体器件PKG为与QFP方式相同地使用引线框而制造的的半导体器件(半导体封装)的QFN(Quad Flat Non-1eaded package:四方无引脚扁平封装)方式、S0P(Small Outline Package:小引出线封装)方式、或者DIP (Dual Inline Package:双列直插式封装)方式。另外，也可以使半导体器件PKG为使用布线衬底而制造的树脂封固型的半导体器件(半导体封装)，此时，例如，可以为BGA(BallGrid Array:球栅阵列)方式或LGA (Land Grid Array:网格栅阵列)方式。在BGA方式或LGA方式的情况下，半导体芯片CPl在被晶片焊接于布线衬底上之后进行树脂封固，通过与上述封固树脂部MR相当的封固树脂部覆盖半导体芯片CPl。
[0111]<关于半导体芯片的构造>
[0112]接着，对本实施方式的半导体芯片CPl的构造进行具体说明。
[0113]图8是本实施方式的半导体芯片CPl的要部剖视图。本实施方式的半导体芯片CPl是具有电阻元件(基准电阻 Rstl)以及 MISFET (Metal Insulator Semiconductor FieldEffect Transistor:金属绝缘半导体场效应晶体管)元件的半导体器件。
[0114]如图8所示，构成本实施方式的半导体芯片CPl的半导体衬底SUB，由具有例如I?10 Qcm左右的比电阻的P型单晶硅等构成。
[0115]半导体衬底SUB 具有形成有 ISFET (Metal Insulator Semiconductor FieldEffect Transistor:金属绝缘半导体场效应晶体管)的区域即MISFET形成区域IA和形成有基准电阻Rstl的区域即基准电阻形成区域1B。图8中示出了 MISFET形成区域IA以及基准电阻形成区域IB的要部剖视图。在图8中，为了便于理解，将MISFET形成区域IA以及基准电阻形成区域IB彼此邻接地示出，但半导体衬底SUB的MISFET形成区域IA以及基准电阻形成区域IB的实际位置关系，能够根据需要进行变更。另外，在图8中，对MISFET形成区域IA示出了形成有P沟道型MISFET的区域，但实际上，在MISFET形成区域IA不仅可以形成P沟道型MISFET，也可以形成η沟道型MISFET。
[0116]如图8所示，在半导体衬底SUB的主面形成有元件分离区域21。元件分离区域21由埋入在形成于半导体衬底SUB的主面的元件分离槽(槽)21a中的绝缘体(绝缘膜、例如氧化娃等)构成，能够通过STI (Shallow Trench Isolat1n:浅槽隔离)法来形成。
[0117]从半导体衬底SUB的主面到预定深度的范围内形成有η型阱(η型半导体区域)NW。η型阱NW形成在MISFET形成区域IA的半导体衬底SUB (由元件分离区域21规定的激活区域)。在基准电阻形成区域1Β，遍及整个区域地形成有元件分离区域21。
[0118]在MISFET形成区域IA内，在半导体衬底SUB的主面形成有MISFETQ1，在基准电阻形成区域IB内，在半导体衬底SUB的主面形成有基准电阻(基准电阻元件)Rst。
[0119]对形成于MISFET形成区域IA的MISFETQ1的具体构成进行说明。
[0120]MISFETQ1的栅电极GE在MISFET形成区域IA隔着栅极绝缘膜23形成于η型阱NW上。栅极绝缘膜23是作为在MISFET形成区域IA形成的MISFETQ1的栅极绝缘膜发挥作用的绝缘膜。栅电极GE例如由多晶硅膜形成，导入杂质而具有低电阻率。在栅电极GE的侧壁上形成有由氧化硅、氮化硅膜或它们的层叠膜等构成的侧壁隔膜(侧壁、侧壁绝缘膜、side wall spacer) SffS0在η型讲NW内形成有MISFETQ1的源极/漏极用的p型半导体区域SD0
[0121]MISFETQ1的源极/漏极用的P型半导体区域SD也可以为LDD(Lightly DopedDrain:轻掺杂漏极)构造。
[0122]另外，在此，虽然示出了在MISFET形成区域IA形成的MISFETQ1是p沟道型的MISFET的情况，但也可以使各区域的导电型反过来，使在MISFET形成区域IA形成的MISFETQ1为η沟道型的MISFET。另外，也可以在MISFET形成区域IA形成p沟道型的MISFET 以及 η 沟道型的 MISFET 这双方、即形成 CMISFET (Complementary Metal InsulatorSemiconductor Field Effect Transistor:互补型金属绝缘半导体场效应晶体管)。
[0123]接着，对形成于基准电阻形成区域IB的基准电阻Rst的具体构成进行说明。
[0124]基准电阻Rst通过作为电阻体发挥作用的导电体图案(导体图案、导电体膜图案、电阻体)⑶P而形成，如后所述，基准电阻Rst通过多个导电体图案(电阻体)⑶P而形成。
[0125]导电体图案CDP是被图案化的导电体膜，在本实施方式中，导电体图案CDP是硅膜图案(优选多晶硅膜图案)。也就是说，在本实施方式中，导电体图案CDP优选由多晶硅(polysilicon)构成，通过导入杂质来调整电阻率。在基准电阻形成区域IB内，作为娃膜图案的导电体图案CDP形成在元件分离区域21上，并与半导体衬底SUB电绝缘。另外，在作为硅膜图案的导电体图案CDP的侧壁上，形成有侧壁隔膜SWS。关于导电体图案CDP的形状等，将在后详细说明。
[0126]在MISFET形成区域IA中的P型半导体区域SD以及栅电极GE的表面(上表面)、和基准电阻形成区域IB中的作为硅膜图案的导电体图案CDP的表面(上表面)的一部分(后述的与插塞(Plug)PGl的底部连接的区域)，也能够形成金属硅化物层(省略图示)。由此，能够使扩散电阻和接触电阻低电阻化，另外能够规定作为硅膜图案的导电体图案CDP的电阻元件区域。该金属娃化物层能够通过自对准娃化物(Salicide:Self Aligned Silicide)工艺等来形成。
[0127]在半导体衬底SUB上以覆盖栅电极GE以及导电体图案CDP的方式形成有绝缘膜(层间绝缘膜)31。绝缘膜31例如由氮化硅膜和比其厚的氧化硅膜的层叠膜(氮化硅膜在下层侧)等构成，绝缘膜31的上表面被平坦化成其高度在MISFET形成区域IA和基准电阻形成区域IB大致一致。
[0128]在绝缘膜31中形成有接触孔(开口部、贯通孔、连接孔)CNT，在接触孔CNT内形成(埋入)有导电性的插塞(连接用导体部、导电性插塞)PG1。插塞PGl通过导电性阻挡膜(例如钽膜、氮化钽膜或它们的层叠膜)和主导电体膜形成，其中，导电性阻挡膜形成于接触孔CNT的底部以及侧壁上，主导电体膜以埋入接触孔CNT内的方式形成于导电性阻挡膜上，且由钨(W)膜等构成，为了简化附图，在图8中没有区分导电性阻挡膜和主导电体膜地示出插塞PG1。接触孔CNT以及埋入该接触孔CNT的插塞PG1，形成于MISFET形成区域IA的P型半导体区域SD以及栅电极GE上、和基准电阻形成区域IB的导电体图案⑶P上等。
[0129]在埋有插塞PGl的绝缘膜31上，形成有例如由氧化硅膜等构成的绝缘膜(层间绝缘膜)32，在形成于绝缘膜32的布线槽(开口部)内形成有作为第I层布线的布线(布线层、第I布线层)M1。
[0130]布线Ml由在形成于绝缘膜32的布线槽的底部以及侧壁上形成的导电性阻挡膜(例如钽膜、氮化钽膜或它们的层叠膜)和以埋入布线槽内的方式形成于导电性阻挡膜上的铜的主导电体膜形成，为了简化附图，在图8中，不区分导电性阻挡膜和主导电体膜地作为布线Ml示出。布线Ml经由插塞PGl与MISFET形成区域IA的p型半导体区域SD、栅电极GE、基准电阻形成区域IB的导电体图案CDP等电连接。
[0131]布线Ml通过大马士革(damascene)技术(在此为单大马士革技术)来形成，但作为其他方式，也可以通过被图案化的导电体膜(例如钨布线或铝布线)来形成。
[0132]在埋有布线Ml的绝缘膜32上，从下依次形成有绝缘膜(层间绝缘膜)33以及绝缘膜(层间绝缘膜)34。作为第2层布线的布线(第2布线层)M2，通过向形成于绝缘膜34的布线槽内以及向通孔(via hole) (VIA孔、穿孔、贯穿孔)内埋入导电体膜而形成，其中，通孔形成于该布线槽的底部的绝缘膜33中。也就是说，布线M2 —体地形成有在绝缘膜34的布线槽内形成的布线部分和在绝缘膜33的通孔内形成的插塞部分(连接部)。另外，与布线Ml同样，布线M2也由在布线槽和通孔的底部及侧壁上形成的导电性阻挡膜(例如钽膜、氮化钽膜或它们的层叠膜)和以埋入布线槽及通孔内的方式形成在导电性阻挡膜上的铜的主导电体膜而形成，为了简化附图，图8中不区分导电性阻挡膜和主导电体膜地示出为布线M2。
[0133]布线M2通过大马士革技术(在此为双大马士革技术)来形成，但作为其他方式，也能够通过单大马士革技术形成布线M2。另外，也能够通过被图案化的导电体膜(例如钨布线或铝布线)形成布线M2。
[0134]在埋有布线M2的绝缘膜33、34上，还形成有上层的绝缘膜以及布线(埋入布线)，在此省略其图示以及说明。此外，在本实施方式以及以下的实施方式2?4中，布线(包括布线Ml、M2以及后述的布线M3)是由金属材料形成的金属布线。
[0135]〈关于半导体芯片的制造方法〉
[0136]接着，参照附图对本实施方式的半导体芯片CPl的制造工序的一例进行说明。图9?图14是本实施方式的半导体芯片CPl的制造工序中的要部剖视图，示出了与上述图8对应的区域的剖面。
[0137]首先，如图9所示，准备由具有例如I?10 Qcm左右的比电阻的P型单晶硅等构成的半导体衬底(半导体晶片)SUB。形成有本实施方式的半导体芯片CPl的半导体衬底SUB,如上所述，具有形成MISFETQ1的区域即MISFET形成区域IA和形成基准电阻Rst的区域即基准电阻形成区域1B。并且，在半导体衬底SUB的主面，通过例如STI (Shallow TrenchIsolat1n)法等形成由绝缘体(埋入槽中的绝缘体)构成的元件分离区域21。
[0138]也就是说，在通过蚀刻等在半导体衬底SUB的主面形成了元件分离槽(槽)21a之后，将由氧化娃(例如通过HDP-CVD(High Density Plasma-CVD)而形成的娃氧化膜)等构成的绝缘膜以填埋元件分离槽21a的方式形成在半导体衬底SUB上。然后，通过使用CMP (Chemical Mechanical Polishing:化学机械研磨)法等对该绝缘膜进行研磨，除去元件分离槽21a外部的不必要的绝缘膜，并且在元件分离槽21a内余留绝缘膜，由此能够形成由填埋元件分离槽21a的绝缘膜(绝缘体)构成的元件分离区域21。
[0139]通过元件分离区域21规定半导体衬底SUB的激活区域。在MISFET形成区域IA中的由元件分离区域21规定的激活区域，如后述那样形成MISFETQ1。在基准电阻形成区域1B，遍及整个区域地形成元件分离区域21。
[0140]接着，如图10所示，从半导体衬底SUB的主面到预定深度的范围内形成η型阱(η型半导体区域)NW。η型阱NW能够通过将例如磷(P)或砷(As)等η型杂质离子注入到半导体衬底SUB等而形成，η型阱NW形成在MISFET形成区域1Α。
[0141]接着，在通过使用了例如氟化氢(HF)水溶液的湿式蚀刻等将半导体衬底SUB的表面清洗(洗净)之后，在半导体衬底SUB的表面(MISFET形成区域IA的η型阱NW的表面)形成由氧化硅膜等构成的绝缘膜23。在MISFET形成区域IA形成的绝缘膜23是形成于MISFET形成区域IA的MISFET的栅极绝缘膜用的绝缘膜，能够通过例如热氧化法等来形成。
[0142]接着，在半导体衬底SUB的主面的整个面上(即在包含绝缘膜23及元件分离区域21上的区域上)，形成(堆叠)例如多晶硅膜(掺杂质的多晶硅膜)24这样的导电性材料膜(导电体膜、硅膜)。该多晶硅膜24在成膜时或成膜后导入杂质而成为低电阻的半导体膜(导电性材料膜)。多晶硅膜24的厚度(堆叠膜厚)能够为例如100?250nm左右。另夕卜，多晶硅膜24也能够通过成膜后的热处理使成膜时的非晶硅膜变成多晶硅膜。
[0143]接着，使用光刻法以及干式蚀刻法对多晶硅膜24进行图案化，由此，如图11所示，形成栅电极GE和基准电阻Rst用的导电体图案CDP。在本实施方式中，栅电极GE以及导电体图案CDP分别由被图案化的多晶硅膜24构成。
[0144]其中，栅电极GE在MISFET形成区域IA隔着绝缘膜23形成于η型阱NW上。也就是说，栅电极GE在MISFET形成区域IA形成于η型阱NW的表面的绝缘膜23上。另外，多结晶导电体图案CDP在基准电阻形成区域IB形成于元件分离区域21上。
[0145]接着，如图12所示，在栅电极GE的侧壁上和导电体图案CDP的侧壁上形成侧壁隔膜SWS。侧壁隔膜SWS能够通过如下方式形成:例如在半导体衬底SUB上堆叠氧化硅膜、氮化娃膜或它们的层叠膜并通过RIE (Reactive 1n Etching:反应性离子蚀刻)法等对该氧化硅膜、氮化硅膜或它们的层叠膜进行各向异性蚀刻。
[0146]在形成侧壁隔膜SWS之后，通过离子注入等形成MISFET形成区域IA的p型半导体区域SD0另外，为了形成LDD构造，也可以在形成侧壁隔膜SWS之前进行离子注入。
[0147]如此，在MISFET形成区域1A，作为场效应晶体管形成了 p沟道型的MISFETQ1，得到图12的构造。
[0148]接着，通过自对准硅化物工艺，在MISFET形成区域IA中的p型半导体区域SD及栅电极GE的表面(上表面)、和基准电阻形成区域IB中的作为硅膜图案的导电体图案CDP的表面(上表面)的一部分(后面与插塞PGl的底部连接的区域)，形成金属硅化物层(省略图示)。
[0149]接着，如图13所示，在半