塞PG2，能够将插塞PG2上的布线M2 (更特定的是布线M2a)与插塞PG2下的导电体图案CDP电连接。
[0278]在绝缘膜51上以覆盖布线M2的方式形成有例如由氧化硅膜等构成的绝缘膜(层间绝缘膜)52。在绝缘膜52上还形成有上层的布线以及绝缘膜，在此省略其图示以及说明。
[0279]图43及图44是本实施方式的半导体芯片CPl的要部俯视图，示出了基准电阻形成区域IB的相同区域。其中，图43是与上述实施方式2的上述图32对应的图，示出了导电体图案⑶P、通孔SH2、插塞PG2以及布线M2的平面布局，其他的构成省略图示。图43是与上述实施方式2的上述图33对应的图，示出了导电体图案CDP、通孔SH2以及插塞PG2的平面布局，其他的构成省略图示。另外，图45及图46是本实施方式的半导体芯片CPl的要部剖视图，示出了基准电阻形成区域IB的剖视图。其中，图45与图43的A2-A2线的剖面对应，图46与图43的A3-A3线的剖面对应。此外，上述图42所示的基准电阻形成区域IB的剖视图，是与图43的A4-A4线的剖面大致相当的剖视图。
[0280]将图43与上述图32进行比较、另外将图44与上述图33进行比较可知:在上述实施方式2和本实施方式中，关于导电体图案CDP的平面形状和位置关系是同样的。也就是说，在基准电阻形成区域IB中，如图43及图44等所示，在X方向上以预定的间隔(优选等间隔)排列有在Y方向上延伸的多个(多条)导电体图案CDP，该多个导电体图案CDP是分别独立的图案。
[0281]但是，在上述实施方式2中，在X方向上相邻的导电体图案⑶P彼此通过插塞PG4及布线M3a而连接(电连接)，而在本实施方式中，如图43?图46所示，在X方向上相邻的导电体图案CDP彼此通过插塞PG2及布线M2a而连接(电连接)。也就是说，取代在上述实施方式2中与导电体图案CDP连接的插塞PG4，在本实施方式中使用与导电体图案CDP连接的插塞PG2。S卩，在本实施方式中，分别在Y方向上延伸的多个导电体图案CDP经由埋入于通孔SH2的插塞PG2和布线M2a而串联连接，从而形成基准电阻Rst。
[0282]除了构成基准电阻Rst的导电体图案⑶P与布线Ml形成于同层以外，构成基准电阻Rst的多个导电体图案CDP的构成与上述实施方式2同样，因此在此省略其重复的说明。另外，除了取代插塞PG4及布线M2a而通过插塞PG2及布线M2a连接(更特定的是串联连接)多个导电体图案CDP以外，构成基准电阻Rst的多个导电体图案CDP的连接关系，在上述实施方式2和本实施方式中基本相同，因此在此省略进一步的说明。具体的连接关系，将在上述实施方式2 (上述图32?图35)的说明中的通孔SH4及插塞PG4分别替换成通孔SH2及插塞PG2即可。
[0283]另外，在本实施方式中，对导电体图案CDP与布线Ml形成于同层的情况进行了说明，但作为其他方式，也能够将导电体图案CDP与布线Ml以外的布线层设置于同层。
[0284]即，在本实施方式中，与如下情况对应:在构成半导体芯片CPl的半导体衬底SUB的主面上，形成具有多个布线层的多层布线构造，与多层布线构造中的某一布线层同层地设置导电体图案CDP。在本实施方式中，由于导电体图案CDP与布线同层地形成，因此，能够抑制多层布线构造的总层数(或厚度)。另外，由于将导电体图案CDP与布线同层地形成，所以能够通过与布线相同的工序来形成导电体图案CDP，能够抑制半导体器件的制造工序数。
[0285]另外，在本实施方式中，导电体图案CDP的材料也能够使用与上述实施方式2同样的材料(金属材料)。由此，与上述实施方式2同样地，在本实施方式中，使构成基准电阻Rst的导电体图案CDP为金属膜图案，由此，与上述实施方式I相比，能够抑制或防止因应力导致的导电体图案CDP的电阻率的变化，因此能够进一步提高抑制(防止)因应力导致的基准电阻Rst的电阻值的变动的效果。
[0286]但是，在本实施方式中，由于将相同的导体层用于布线和导电体图案⑶P，因此，优选用与布线和导电体图案CDP这两者相合适的材料(金属材料)来形成导电体图案CDP以及与其同层的布线(图42的情况下是布线Ml)。从该观点出发，在本实施方式中，更优选的是:将导电体图案CDP以及与其同层的布线(图42的情况下是布线Ml)用钨膜来形成，使导电体图案CDP为钨膜图案，使与导电体图案CDP同层的布线(图42的情况下是布线Ml)为钨布线。这是因为:钨(W)无论作为导电体图案CDP的材料还是作为布线的材料都是合适的。另外，由于与上层布线相比钨布线更容易适用于下层布线，所以，更为优选的是，如上述图42所示，将导电体图案CDP与布线Ml形成于同层，将导电体图案CDP及布线Ml用钨膜来形成。
[0287]另外，在对导电体图案CDP以及与其同层的布线(图42的情况下是布线Ml)使用钨(W)的情况下，由于钨(W)膜与层间绝缘膜的紧密贴合性低，所以更优选的是在钨(W)膜与层间绝缘膜之间形成氮化钛(TiN)膜来作为防脱膜。在该情况下，通过氮化钛(TiN)膜和氮化钛(TiN)膜上的钨(W)膜的层叠膜形成导电体图案CDP以及与其同层的布线(图42的情况下是布线Ml)。另外，钨布线可以使用上述实施方式I所述的大马士革布线的构造(即，在对导电体图案CDP以及与其同层的布线使用钨的情况下，也可以对该导电体图案CDP以及与其同层的布线使用大马士革构造)。在该情况下，如下形成大马士革布线(大马士革构造)即可:对导电性阻挡膜使用例如氮化钛膜或钛膜与氮化钛膜的层叠膜，在导电性阻挡膜上形成以埋入布线槽内的方式形成的钨的主导体膜，然后通过CMP法除去不必要的主导体膜以及导电性阻挡膜，由此形成大马士革布线(大马士革构造)。
[0288]另外，在本实施方式中，也能够适用上述实施方式2的第3变形例(上述图37)。在该情况下，上述图37所示的导电体图案CDP以及连接部CDP2，与多层布线构造中的某一布线层(图42的情况下是布线Ml)同层地形成。
[0289]另外，在本实施方式中，也能够适用上述实施方式2的第4变形例(上述图38?图41)。在该情况下，上述图38?图41所示的导电体图案CDP以及连接部CDP2，与多层布线构造中的某一布线层(图42的情况下是布线Ml)同层地形成。
[0290](实施方式4)
[0291]在本实施方式中，对半导体芯片CPl中的振荡电路区域OSl和基准电阻Rst的配置例进行说明。
[0292]图47是半导体芯片(半导体器件)CP1的俯视布局图，与在上述图1中追加了基准电阻Rst和连接基准电阻Rst与振荡电路区域OSl之间的布线(内部布线)61的布局对应，示出了半导体芯片CPl中的振荡电路区域OSl和基准电阻Rst的配置的一例。此外，振荡电路区域0S1，在上述图1和图49中均以实线示出，而关于振荡电路区域OSl以外的电路块(电路区域)、例如RAM区域RAM1、逻辑电路区域L0G1、闪存区域FLA1、AD/DA区域AD1、Ι/F电路区域IFl以及电源电路区域PC1，在上述图1中以实线示出，与之相对，在图47中为了易于观察图而以虚线示出。另外，在图47中，基准电阻Rst作为多个线状的图案的集合而示意性地表示，图47中，构成基准电阻Rst的多个线状的图案分别与上述导电体图案CDP对应。
[0293]在图47中，在振荡电路区域OSl形成有基准电阻Rst以外的上述振荡电路OS，该振荡电路区域OSl配置在半导体芯片CPl的正面Ila的中央附近。另一方面，基准电阻Rst配置在上述图25所示的上述区域RG7。关于将基准电阻Rst配置在上述区域RG7的理由，在上述实施方式I中已经进行了说明，因此在此省略其说明。当将振荡电路区域OSl配置在半导体芯片CPl的正面Ila的中央附近、并且将基准电阻Rst配置在上述区域RG7时，在半导体芯片CPl的正面IIa上，基准电阻Rst与振荡电路区域OSl分离地配置。因此，用于将基准电阻Rst连接(电连接)于振荡电路区域OSl内的上述振荡电路OS的布线61比较长。因此，为了使布线61的电阻值的影响不会波及到基准电阻Rst，需要将布线61的电阻值设定成比基准电阻Rst低的电阻。这能够通过下述方法来实现:将由低电阻(比导电体图案CDP的电阻率低的电阻率)材料构成的布线、例如铝布线或铜布线用作布线61，或者使布线61的布线宽度比基准电阻Rst的布线(导电体图案CDP)的宽度(对应于上述尺寸L2)大(宽)。此外，布线61通过在上述半导体衬底SUB上形成的多层布线构造(例如包括上述布线M1、布线M2、布线M3的多层布线构造)中的任意的布线来形成。
[0294]如图47所示，如果将振荡电路区域OSl配置在半导体芯片CPl的正面Ila的中央附近，则容易使振荡电路区域OSl与其他电路块(在半导体芯片CPl形成的振荡电路区域OSl以外的电路块)之间的距离均等，因此容易将由振荡电路区域OSl生成的振荡信号供给到其他的电路块(在半导体芯片CPl形成的振荡电路区域OSl以外的电路块)。另外，能够更可靠地提高从振荡电路区域OSl向其他的电路块(在半导体芯片CPl形成的振荡电路区域OSl以外的电路块)发送来的振荡信号的可靠性。
[0295]另外，如上所述，优选避开上述区域RG5(参照上述图24)来配置基准电阻Rst，所以也如图47所示，优选将基准电阻Rst配置成在半导体器件CPl的正面Ila上与焊盘电极PD(排列有多个焊盘电极的区域)在俯视时重叠。
[0296]图48表示半导体芯片CPl中的振荡电路区域OSl和基准电阻Rst的配置的另一例子，是半导体芯片(半导体器件)CP1的俯视布局图，是与上述图47对应的图。在上述图47的情况下，将基准电阻Rst配置在边S4侧(上述区域RG4)，与此相对，在图48的情况下，将基准电阻Rst配置在边S3侧(上述区域RG3)。另外，也能够将基准电阻Rst配置在边S2侧(上述区域RG2)或边SI侧(上述区域RGl)。
[0297]图49及图50表示半导体芯片CPl中的振荡电路区域OSl和基准电阻Rst的配置的另一例子，是半导体芯片(半导体器件)CPl的俯视布局图，图49是与上述实施方式I对应的图，图50是与上述图47对应的图。因此，在图49中追加了基准电阻Rst和连接基准电阻Rst与振荡电路区域OSl之间的布线(内部布线)61的布局对应于图50。
[0298]形成于半导体芯片CPl的电路块，在图49及图50的情况下，与上述图1及图47的情况同样地，例如也形成有振荡电路区域OSURAM区域RAM1、逻辑电路区域L0G1、闪存区域FLAUAD/DA区域AD1、I/F电路区域IFl以及电源电路区域PCl等。然而，图49及图50的情况和上述图1及图47的情况在各电路块的配置位置不同。S卩，在上述图1及图47的情况下，在半导体芯片CPl的正面Ila的中央附近配置振荡电路区域0S1，与此相对，在图49及图50的情况下，在半导体芯片CPl的正面Ila的周边部配置振荡电路区域OSl。
[0299]在图49及图50的情况下，也在振荡电路区域OSl形成有基准电阻Rst以外的上述振荡电路OS。该振荡电路区域OSl配置在半导体芯片CPl的正面Ila的周边部。另外，在半导体芯片CPl的正面Ila的周边部也形成有多个焊盘电极H)。因此，在图49及图50的情况下，振荡电路区域osi被配置在与形成于半导体芯片CPi的多个焊盘电极ro中的至少一个以上的焊盘电极在俯视时重叠的位置。如此，能够缩小半导体芯片CPl的尺寸(面积)。另外，能够增加可从I片半导体晶片获得的半导体芯片CPl的个数，从而能够实现低成本化。
[0300]另外，在图49及图50的情况下，基准电阻Rst与形成有多个焊盘电极H)的半导体芯片CPl的正面Ila的周边部相比配置内侧(以靠近上述中心CTl的一侧为内侧)。也就是说，振荡电路区域OSi配置在与形成于半导体芯片CPI的多个焊盘电极ro在俯视时重叠的位置。这如上所述，是为了优选避开上述区域RG5(参照上述图24)来配置基准电阻Rst。
[0301]另外，在图49及图50的情况下，如果满足如下条件:在半导体芯片CPl的正面Ila的周边部(即与焊盘电极ro在俯视时重叠的位置)配置振荡电路区域0S1，并且在避开上述区域RG5的位置配置基准电阻Rst，则优选使振荡电路区域OSl与基准电阻Rst之间的距离小(即在振荡电路区域OSl的附近配置基准电阻Rst)。由此，能够使用于将基准电阻Rst与振荡电路区域OSl内的上述振荡电路OS连接(电连接)的布线61短。
[0302]以上，将由本发明人完成的发明基于其实施方式进行了具体说明，但本发明并不限定于所述实施方式，当然能够在不脱离其主旨的范围内进行各种变更。
[0303]工业实用性
[0304]本发明有效适用于半导体器件。
[0305]附图标记说明
[0306]IA MISFET 形成区域
[0307]IB基准电阻形成区域
[0308]2电压-电流转换部
[0309]3电压生成部
[0310]4振荡部
[0311]5电流反射镜电路
[0312]7开关控制信号
[0313]8 VCO
[0314]Ila 正面
[0315]Ilb 背面
[0316]12粘接材料
[0317]21元件分离区域
[0318]21a元件分离槽
[0319]23栅极绝缘膜
[0320]24多晶硅膜
[0321]31、32、33、34 绝缘膜
[0322]51、52、53、54 绝缘膜
[0323]61 布线
[0324]ADl AD/DA 区域
[0325]Bff接合导线
[0326]Cl 电容
[0327]⑶P导电体图案
[0328]CDP2 连接部
[0329]CNT接触孔
[0330]CPl半导体芯片
[0331]CTl 中心
[0332]DP芯片焊盘
[0333]FLAl闪存区域
[0334]GE栅电极
[0335]IFl I/F电路区域
[0336]Iref 基准电流
[0337]LD 引线
[0338]LOGl逻辑电路区域
[0339]Ml、Mla、M2、M2a、M3 布线
[0340]MR封固树脂部
[0341]NW η 型阱
[0342]OPU 0Ρ2运算放大
[0343]OS振荡电路
[0344]OSl振荡电路区域
[0345]PCl电源电路区域
[0346]PD焊盘电极
[0347]PG1、PG2、PG3、PG4 插塞
[0348]PKG半导体器件
[0349]Ql MISFET
[0350]RAMl RAM 区域
[0351]RG1、RG2、RG3、RG4、RG5、RG6、RG7、RG8 区域
[0352]Rst基准电阻
[0353]S1、S2、S3、S4 边
[0354]SD P型半导体区域
[0355]SH2、SH3、SH4 通孔
[0356]SUB半导体衬底
[0357]SW1、SW2、SW3 开关
[0358]SffS侧壁隔膜
[0359]Va基准电压
[0360]Vb 电压
[0361]Vc 电压
[0362]Vref 基准电压
【主权项】
1.一种半导体器件，具有被树脂封固的半导体芯片，其特征在于， 所述半导体芯片具有振荡电路， 所述振荡电路具有:利用基准电阻将电压转换成电流的电压-电流转换部；根据来自所述电压-电流转换部的输入电流和振荡部的振荡频率生成电压的电压生成部；和以与来自所述电压生成部的输入电压相应的频率进行振荡的所述振荡部， 在所述电压-电流转换部中，通过对所述基准电阻施加基准电压来生成基准电流，将与所述基准电流相应的电流作为所述输入电流而输入到所述电压生成部， 所述半导体芯片的主面中，由所述半导体芯片的所述主面的第I边、连接所述第I边的一端与所述半导体芯片的所述主面的中心的第I线、和连接所述第I边的另一端与所述半导体芯片的所述主面的中心的第2线围成第I区域，所述基准电阻在所述第I区域内由在垂直于所述第I边的第I方向上延伸的所述多个电阻体形成， 所述电阻体分别通过在所述第I方向上延伸的第I导电体图案而形成， 所述多个电阻体分别通过与所述第I导电体图案同层或不同层的第2导电体图案而串联连接，所述第2导电体图案在与所述第I方向交叉的第2方向上延伸， 将邻接的所述电阻体彼此连接的所述第2导电体图案的电阻值为所述电阻体的电阻值的1/10以下。2.根据权利要求1所述的半导体器件，其特征在于， 所述第2方向是与所述第I边平行的方向。3.根据权利要求2所述的半导体器件，其特征在于， 所述多个电阻体在所述第2方向上并列配置。4.根据权利要求1所述的半导体器件，其特征在于， 所述基准电阻形成在所述第I区域中的、距所述第I边0.1mm以上的位置。5.根据权利要求4所述的半导体器件，其特征在于， 所述基准电阻与所述第I区域中的、连接所述第I线的中心和所述第2线的中心而成的第3线相比靠所述第I边侧配置。6.根据权利要求1所述的半导体器件，其特征在于， 所述第I导电体图案由金属构成。7.根据权利要求6所述的半导体器件，其特征在于， 所述第I导电体图案由高熔点金属构成。8.根据权利要求7所述的半导体器件，其特征在于， 所述第I导电体图案由钨、氮化钛或氮化钽构成。9.根据权利要求1所述的半导体器件，其特征在于， 所述第I导电体图案由多晶硅构成。10.根据权利要求5所述的半导体器件，其特征在于， 形成有除所述基准电阻以外的所述振荡电路的振荡电路形成区域，配置在所述半导体芯片的所述主面的中心附近。11.根据权利要求10所述的半导体器件，其特征在于， 所述基准电阻在所述半导体芯片的所述主面上与所述振荡电路形成区域分离地配置。12.根据权利要求5所述的半导体器件，其特征在于， 在所述半导体芯片的所述主面的周边部形成有多个焊盘电极， 形成有除所述基准电阻以外的所述振荡电路的振荡电路形成区域，配置在与所述多个焊盘电极中的至少一个以上的焊盘电极在俯视时重叠的位置。13.根据权利要求1所述的半导体器件，其特征在于， 在所述半导体芯片的所述主面的周边部形成有多个焊盘电极， 所述基准电阻与形成有所述多个焊盘电极的所述周边部相比配置在内侧。14.一种半导体器件，其特征在于，具有: 半导体芯片，其具有平面形状为四边形的主面，在该主面配置有第I焊盘电极； 与所述第I焊盘电极电连接的第I外部端子； 封固所述半导体芯片的封固体， 所述半导体芯片具有:多个电阻体串联电连接而成的基准电阻、与所述基准电阻电连接的振荡电路， 所述振荡电路具有:利用所述基准电阻将电压转换成电流的电压-电流转换部；根据来自所述电压-电流转换部的输入电流和振荡部的振荡频率生成电压的电压生成部；和以与来自所述电压生成部的输入电压相应的频率进行振荡的所述振荡部， 在从所述主面侧俯视观察所述半导体芯片时，所述第I焊盘电极沿所述主面的第I边配置，并且配置成被夹在所述第I边与所述基准电阻之间。15.根据权利要求14所述的半导体器件，其特征在于， 在所述半导体芯片的所述主面配置有第2焊盘电极， 所述半导体器件还具有与所述第2焊盘电极电连接的第2外部端子， 在所述俯视观察时，所述第2焊盘电极沿所述主面的所述第I边配置， 在所述俯视观察时，所述振荡电路配置成与所述第2焊盘电极重叠。16.根据权利要求14所述的半导体器件，其特征在于， 在所述俯视观察时，所述振荡电路与所述基准电阻相比配置在所述主面的中央附近。17.根据权利要求14所述的半导体器件，其特征在于， 所述基准电阻配置在距所述第I边0.1mm以上的位置。
【专利摘要】将具有利用了基准电阻的振荡电路的半导体芯片(CP1)树脂封固而形成半导体器件。振荡电路利用基准电阻生成基准电流，根据该基准电流和振荡部的振荡频率生成电压，振荡部以与所生成的电压相应的频率进行振荡。在由半导体芯片(CP1)的主面的第1边(S1、S2、S3、S4)、连接第1边的一端与半导体芯片的主面的中心(CT1)而成的第1线(42、43、44、45)、连接第1边的另一端与半导体芯片的主面的中心而成的第2线(42、43、44、45)所包围的第1区域(RG1、RG2、RG3、RG4)内，通过在垂直于第1边的第1方向(Y)上延伸的多个电阻体形成基准电阻。
【IPC分类】H01L21/822, H01L27/04
【公开号】CN105185781
【申请号】CN201510660740
【发明人】堤聪明, 船户是宏, 奥平智仁, 山形整人, 内田明久, 铃木智久, 钟江义晴, 寺崎健
【申请人】瑞萨电子株式会社
【公开日】2015年12月23日
【申请日】2010年11月29日
【公告号】CN103229291A, CN103229291B, US9252793, US20130314165, US20160142011, WO2012073307A1