在本实施方式中，构成基准电阻Rst的导电体图案CDP是金属膜图案，由金属膜(被图案化的金属膜)形成。
[0236]此外，在本申请中，所谓金属或金属膜是表示金属导电的导电体或导电体膜，不仅包含单体的金属(纯金属)和/或合金，还包含表示金属导电的金属化合物(氮化金属、碳化金属等)。因此，本实施方式中的导电体图案CDP是表示金属导电的导电体图案。
[0237]作为本实施方式的导电体图案CDP，优选高熔点金属(也称为难熔金属(refractory metal))。此外，在此所说的高恪点金属也包含高恪点金属化合物。在此，具体举例适合作为导电体图案CDP使用的金属材料，能够举出Mo (钼),MoN(氮化钼),MoC (碳化钼)、MoNC (碳氮化钼)、MoSi (硅化钼)、Ti (钛)、TiN (氮化钛)、TiC (碳化钛)、TiNC (碳氮化钛)、TiSi (硅化钛)。另外，具体举例适合作为导电体图案CDP使用的其他金属材料，能够举出W(钨)、WN(氮化钨)、WC(碳化钨)、WNC(碳氮化钨)、WSi (硅化钨)、Ta(钽)、TaN (氮化钽)、TaC (碳化钽)、TaNC (碳氮化钽)、TaSi (硅化钽)。另外，举例适合作为导电体图案CDP使用的其他金属材料，能够举出Ru (钌)、RuN (氮化钌)、RuC (碳化钌)、RuNC (碳氮化钌)、RuSi (硅化钌)、Co (钴)、CoSi (硅化钴)、Ni (镍)、NiSi (硅化镍)、NiPtSi (镍铂硅化物)。在这些材料中，作为用于导电体图案CDP的金属材料，特别优选的是钨(W)、氮化钛(TiN)或氮化钽(TaN)，当将它们用作导电体图案CDP的材料时，不仅在基准电阻Rst的特性方面良好，而且是在半导体器件的制造中使用的材料，因此使用时的限制少，另外，制造装置等的新投入资金少就可实现，易于采用。
[0238]在本实施方式中，能够使导电体图案CDP为单层构造(由一层金属膜形成的构造)或层叠构造(多个金属膜层叠而成的构造)。另外，在导电体图案CDP使用钨(W)的情况下，由于钨(W)膜与层间绝缘膜的紧密贴合性低，所以优选在钨(W)膜与层间绝缘膜之间形成氮化钛(TiN)膜作为防脱膜，在该情况下，通过氮化钛(TiN)膜和氮化钛(TiN)膜上的钨(W)膜的层叠膜形成导电体图案CDP。
[0239]图32及图33是本实施方式的半导体芯片CPl的要部俯视图，示出了基准电阻形成区域IB的相同区域。其中，图32是与上述实施方式I的图15对应的图，示出了导电体图案⑶P、通孔SH4、插塞PG4以及布线M2的平面布局，其他的构成省略图示。图33是与上述实施方式I的图16对应的图，示出了导电体图案CDP、通孔SH4以及插塞PG4的平面布局，其他的构成省略图示。另外，图34及图35是本实施方式的半导体芯片CPl的要部剖视图，示出了基准电阻形成区域IB的剖视图。其中，图34对应于图32的A2-A2线的剖面，图35对应于图32的A3-A3线的剖面。此外，上述图31所示的基准电阻形成区域IB的剖视图是与图32的A4-A4线的剖面大致相当的剖视图。
[0240]将图32与上述图15进行比较、另外将图33与上述图16进行比较可知，对于上述实施方式I和本实施方式而言，导电体图案CDP的平面形状和位置关系相同。也就是说，在基准电阻形成区域IB中，如图32及图33等所示，在X方向上以预定的间隔(优选等间隔)排列有在Y方向上延伸的多个(多条)导电体图案CDP，该多个导电体图案CDP是分别独立的图案。
[0241]但是，在上述实施方式I中，在X方向上相邻的导电体图案⑶P彼此通过插塞PGl以及布线Mla而连接(电连接)，而在本实施方式中，如图32?图35所示，在X方向上相邻的导电体图案⑶P彼此通过插塞PG4以及布线M2a而连接(电连接)。也就是说，取代在上述实施方式I中与导电体图案CDP连接的插塞PGl，在本实施方式中使用与导电体图案CDP连接的插塞PG4，取代上述实施方式I的布线Mla，在本实施方式中使用布线M2a。在此，布线M2a是布线M2中的用于将导电体图案CDP彼此连接的布线。
[0242]具体进行说明，如图32?图35所示，在Y方向上延伸的各导电体图案CDP的两端的下部，形成有上述通孔SH4，埋入该通孔SH4的插塞PG4与上述布线M2中的布线M2a电连接。也就是说，各导电体图案CDP的端部经由填埋通孔SH4的导电性的插塞PG4与布线M2a电连接。该布线M2a是用于将在Y方向上延伸且在X方向上排列的多个导电体图案CDP串联连接的布线，以跨设于在X方向上相邻的2个导电体图案CDP的端部彼此的方式在X方向上延伸。分别在Y方向上延伸的多个导电体图案⑶P，经由埋入通孔SH4的插塞PG4和布线M2a而串联连接。
[0243]如此，在本实施方式中，分别在Y方向上延伸的多个导电体图案⑶P，经由埋入于通孔SH4的插塞PG4和布线M2a而串联连接，形成基准电阻Rst。也就是说，将分别独立的多个导电体图案CDP经由埋入于通孔SH4的插塞PG4和布线(布线层)M2(具体而言是布线M2a)串联连接，从而形成基准电阻Rst。
[0244]除了取代插塞PGl以及布线Mla而通过插塞PG4以及布线M2a连接(更特定的是串联连接)多个导电体图案CDP以外，构成基准电阻Rst的多个导电体图案CDP的连接关系，在上述实施方式I和本实施方式中基本相同，因此在此省略进一步的说明。具体的连接关系，只要将在上述实施方式1(上述图15?图19)的说明中的接触孔CNT、插塞PGl以及布线Mla分别替换成通孔SH4、插塞PG4以及布线M2a即可。
[0245]此外，在本实施方式中，对将在X方向上相邻的导电体图案CDP彼此电连接的布线，使用了比导电体图案CDP位于下层的布线M2a，但作为其他方式，对将在X方向上相邻的导电体图案⑶P彼此电连接的布线，也可以使用比导电体图案⑶P位于上层的布线M3。在该情况下，通孔SH4以及埋入该通孔的插塞PG4不是设置在导电体图案CDP的端部之下，而是设置在导电体图案CDP的端部之上，与该插塞PG4连接与布线M3同层设置且与布线M2a同样的平面图案的布线(取代布线M2a)即可。
[0246]在本实施方式中，通过与上述实施方式I同样地对半导体芯片CPl中的基准电阻Rst的配置和/或导电体图案CDP的延伸方向进行的研究，也能够抑制或防止因应力导致基准电阻Rst的电阻值变动，但在本实施方式中，还进一步对构成基准电阻Rst的导电体图案CDP的材料进行了研究。
[0247]图36是因应力导致的导电体图案CDP的电阻值的变化的说明图。
[0248]图36中示出了构成基准电阻Rst的导电体图案CDP，当将导电体图案CDP的延伸方向(对应于上述Y方向)的尺寸设为导体长L、将导电体图案CDP的与延伸方向垂直方向的剖面面积设为导体剖面面积A、将导电体图案CDP的电阻率设为电阻率P、将导电体图案CDP的电阻值设为电阻值R时，导电体图案CDP的电阻的变化率△ R/R由图36所示的式
(I)来近似表示。也就是说，因应力导致的导电体图案CDP的电阻的变化率AR/R，由因应力导致的导体长L的变化率△ L/L、因应力导致的导体剖面面积A的变化率△ A/A和因应力导致的电阻率P的变化率A P/p来规定。如上述实施方式I所述，通过对半导体芯片CPl中的基准电阻Rst的配置和/或导电体图案CDP的延伸方向进行的研究，能够减小因应力导致的导电体图案
[0249]CDP的变形率(因导体长L和/或剖面面积A的变化引起的变形率)，由此，能够抑制导电体图案CDP的电阻的变化率AR/R。然而，从图36的式⑴也可知，即使抑制了因应力导致的导电体图案CDP的变形，若由于应力导致电阻率P变化，则相应地导电体图案CDP的电阻的变化率AR/R会增大。因此，为了抑制或防止因应力导致基准电阻Rst的电阻值发生变动，减小因应力导致的电阻率P的变化率A p/p也是重要的。
[0250]因应力导致电阻率P变化，是压电电阻效果，但压电电阻效果在硅膜图案的情况下比较大而在金属膜图案的情况下非常小。于是，在本实施方式中，通过使构成基准电阻Rst的导电体图案CDP为由金属膜形成的金属膜图案，从而能够抑制或防止因应力导致导电体图案CDP的电阻率P发生变化。
[0251]也就是说，在本实施方式中，通过使构成基准电阻Rst的导电体图案CDP为金属膜图案，与上述实施方式I相比，能够抑制或防止因应力导致的导电体图案CDP的电阻率的变化，因此能够进一步提高能抑制(防止)因应力导致的基准电阻Rst的电阻值的变动的效果。由此，能够进一步提高将具有振荡电路的半导体芯片CPl树脂封固而成的半导体器件(对应于上述半导体器件PKG)的性能。
[0252]另外，在尽可能抑制因应力导致的基准电阻Rst的电阻值的变动这一方面，导电体图案CDP优选由难以因应力发生变形的材料构成。在该观点上，优选由杨氏模量高的金属(或金属化合物)来形成导电体图案CDP，在上述中举出了适合作为导电体图案CDP使用的金属材料的例子，但这些金属材料在该观点上也能够适当使用。
[0253]另外，在本实施方式中，对导电体图案CDP形成在第2布线层(形成有布线M2的层)与第3布线层(形成有布线M3的层)之间的情况进行了说明。作为其他方式，也可以在第I布线层(形成有布线Ml的层)与第2布线层(形成有布线M2的层)之间设置导电体图案CDP，或者还可以在第3布线层(形成有布线M3的层)与第4布线层(形成有比布线M3更上一层的布线的层)之间设置导电体图案CDP。
[0254]即，在本实施方式中，对应于如下情况:在构成半导体芯片CPl的半导体衬底SUB的主面上形成具有多个布线层的多层布线构造，在布线层与布线层之间(层间)设置导电体图案CDP。因此，在本实施方式中，由于导电体图案CDP与布线分别(分层、不同层)设置，所以能够对构成导电体图案CDP的金属材料选择作为构成基准电阻Rst的导电体图案CDP相合适的金属材料，另一方面，能够对构成布线(布线Ml、M2、M3等)的金属材料选择作为布线相合适的金属材料。因此，基准电阻Rst和布线的设计变得容易。另外，也有利于提高电特性。另外，在本实施方式中，由于导电体图案CDP与布线分别(分层、不同层)设置，所以也能够使导电体图案CDP的厚度与布线(布线Ml、M2、M3等)的各厚度不同。例如，能够使布线(布线M1、M2、M3等)的各厚度为对降低布线电阻而言充分的厚度，使导电体图案CDP的厚度比布线(布线Ml、M2、M3等)的各厚度薄，从而能够降低构成基准电阻Rst的多个导电体图案CDP的总延伸距离。因此，能够使基准电阻Rst的配置区域的面积减小，能够实现半导体芯片CPl的小面积化进而实现半导体器件PKG的小型化。
[0255]另外，相较于导电体图案CDP，优选使将导电体图案CDP彼此连接的布线M2a为低电阻率(即布线M2a的比电阻比导电体图案CDP的比电阻小)。这是因为:当与导电体图案CDP相比布线M2a为低电阻率时，易于减小布线M2a在基准电阻Rst的电阻值中所占的分量，因此即使在X方向上延伸的布线M2a的电阻值因上述应力σ χ的影响而发生了变动，也难以对基准电阻Rst的电阻值产生影响，能够更可靠地抑制或防止因应力导致的基准电阻Rst的电阻值的变动。此外，在上述实施方式I中也进行了说明，优选将在X方向上相邻的2个导电体图案CDP彼此连接的I个布线M2a的电阻(电阻值)为I个导电体图案CDP的电阻(电阻值)的1/10以下。
[0256]接着，对本实施方式2的变形例进行说明。
[0257]图37是本实施方式的变形例(第3变形例)的半导体器件(半导体芯片CPl)的要部俯视图，是与上述图32对应的图。在此，将图37的情况称为第3变形例。此外，将在上述实施方式I中说明的第I变形例(上述图26)应用于本实施方式得到的例子为图37的第3变形例。
[0258]上述图32?图35的情况和图37 (第3变形例)的情况的不同之处如下。
[0259]S卩，在上述图32?图35的情况下，在X方向上以预定的间隔排列有多个在Y方向上延伸的导电体图案CDP，在X方向上相邻的导电体图案CDP彼此是互相分离的独立的图案(孤立图案)，将在X方向上相邻的导电体图案CDP彼此电连接的是布线M2a。与此相对，在图37 (第3变形例)的情况下，虽然在X方向上以预定的间隔排列有多个在Y方向上延伸的导电体图案CDP，但在X方向上相邻的导电体图案CDP彼此不是互相分离的独立的图案(孤立图案)。并且，在X方向上相邻的导电体图案CDP彼此通过与导电体图案CDP—体(与导电体图案CDP同层)形成的连接部CDP2串联相接而电连接。
[0260]S卩，上述图32?图35的情况和图37 (第3变形例)的情况的共同之处在于:在X方向上以预定的间隔排列有多个在Y方向上延伸的导电体图案CDP，它们连接(更特定的是串联连接)而形成基准电阻Rst。但是，在上述图32?图35的情况下，在Y方向上延伸的导电体图案CDP彼此，通过作为与导电体图案CDP不同层的导电体图案的布线M2a而连接(电连接)，另一方面，在图37(第3变形例)的情况下，在Y方向上延伸的导电体图案CDP彼此，通过作为与导电体图案CDP同层的导电体图案的连接部CDP2而连接(电连接)。在这一点上两者(图32?图35的情况和图37的情况)不同。
[0261]因此，合并导电体图案⑶P和连接部⑶P2而成的整体图案，在图37 (第3变形例)的情况和上述实施方式I中说明的第I变形例(上述图26)的情况中基本相同。
[0262]此外，在上述实施方式I的第I变形例中也进行了说明，将在X方向上相邻的2个导电体图案CDP彼此连接起来的I个连接部CDP2的电阻(电阻值)，优选为I个导电体图案CDP的电阻(电阻值)的1/10以下。
[0263]在图37 (第3变形例)的情况下，也能够得到与上述图32?图35的情况基本相同的效果，但图37(第3变形例)的情况和上述图32?图35的情况能够分别得到以下独自的效果。
[0264]S卩，在上述图32?图35的情况下，由于将在Y方向上延伸的多个导电体图案⑶P彼此连接的是布线M2a，所以易于使在X方向上延伸的布线M2a的电阻值比导电体图案CDP的电阻值小。因此，由于易于减小在基准电阻Rst中布线M2a所占的电阻分量，所以在抑制或防止因应力导致的基准电阻Rst的电阻值的变动这一方面更为有利。
[0265]另一方面，在图37(第3变形例)的情况下，由于将在Y方向上延伸的多个导电体图案CDP彼此连接的是与导电体图案CDP同层的连接部CDP2，所以易于在导电体图案CDP的下方或上方穿过布线M2a以外的布线M2。因此，能够提高布线设计的自由度。
[0266]也能够组合上述图32?图35的情况和图37 (第3变形例)的情况，将其作为本实施方式2的另一变形例(第4变形例)来说明。
[0267]图38及图39是本实施方式的另一变形例(第4变形例)的半导体器件(半导体芯片CPl)的要部俯视图，示出了与上述图32及图33相同的区域(与上述基准电阻形成区域IB对应的区域)。图38是与上述图32对应的图，示出了导电体图案CDP、通孔SH4、插塞PG4以及布线M2的平面布局，其他的构成省略图示。另外，图39是与上述图33对应的图，示出了导电体图案CDP、通孔SH4以及插塞PG4的平面布局，其他的构成省略图示。在此，将图38?图41的情况称为第4变形例。此外，将在上述实施方式I中说明的第2变形例(上述图27?图30)应用于本实施方式得到的例子，是图38?图41的第4变形例。
[0268]图38?图41 (第4变形例)的情况，与上述图32?图35的情况和图37 (第3变形例)的情况的组合对应。也就是说，虽然在X方向上以预定的间隔排列有多个在Y方向上延伸的导电体图案CDP，但在图38?图41 (第4变形例)的情况下，同时存在在X方向上相邻的导电体图案CDP彼此通过布线M2a而连接(电连接)的情况(地方)、和在X方向上相邻的导电体图案CDP彼此通过与导电体图案CDP—体(与导电体图案CDP同层)地形成的连接部CDP2而连接(电连接)的情况(地方)。具体的连接关系，只要将在上述实施方式I的上述第2变形例(上述图27?图30)的说明中的接触孔CNT、插塞PGl以及布线Mla分别替换成通孔SH4、插塞PG4以及布线M2a即可。
[0269]上述图32?图35的情况、图37 (第3变形例)的情况、和图38?图41 (第4变形例)的情况的共同之处在于:在X方向上以预定的间隔排列有多个在Y方向上延伸的导电体图案CDP，它们连接(更特定的是串联连接)而形成基准电阻Rst。但是，在图38?图41 (第4变形例)的情况下，在Y方向上延伸的导电体图案CDP彼此，通过作为与导电体图案CDP不同层的导电体图案的布线M2a和作为与导电体图案CDP同层的导电体图案的连接部⑶P2而串联连接(电连接)。在这样的情况下，通过如上述那样对基准电阻Rst的配置和/或方向(导电体图案CDP的延伸方向)进行的研究，也能够抑制或防止因应力导致的基准电阻Rst的电阻值的变动。
[0270]另外，虽然能够适合作为导电体图案CDP使用的金属材料的例子已在上述进行了说明，但在对导电体图案CDP使用金属硅化物的情况下，也能够使用金属硅化物来作为在上述实施方式I或本实施方式2中使导电体图案CDP为多晶硅膜和该多晶硅膜上的金属硅化物膜(金属硅化物层)的层叠构造。在该情况下，存在如下方法:通过在多晶硅膜上形成金属硅化物膜(例如硅化钼膜或硅化钨膜)之后，对该多晶硅膜和金属硅化物膜的层叠膜进行图案化，从而形成由多晶硅膜和其上的金属硅化物膜的层叠膜构成的导电体图案CDP。另外还存在如下方法:通过自对准娃化物(Salicide:Self Aligned Silicide)法，形成由多晶硅膜和其上的金属硅化物层(例如硅化钛、硅化钴、硅化镍、或镍铂硅化物)的层叠膜构成的导电体图案CDP。自对准硅化物法是如下方法:通过在多晶硅膜上形成金属膜(金属硅化物形成用的金属膜)之后，利用热处理使多晶硅膜与金属膜反应，从而在多晶硅膜的上层部形成金属硅化物膜(作为多晶硅膜与金属膜的反应层的金属硅化物膜)。此外，在对导电体图案⑶P使用金属硅化物时，在使用Ni类的金属硅化物(硅化镍或镍铂硅化物)的情况下，优选使用金属元素与Si的原子比为1:1的金属单硅化物相的金属硅化物。另外，在对导电体图案CDP使用金属硅化物时，在使用Ni类以外的金属硅化物(硅化钼、硅化钨、硅化钛、硅化钴等)的情况下，优选使用金属元素与Si的原子比为1:2的金属二硅化物相(例如硅化钴的情况下记为CoSi2的相)的金属硅化物。
[0271](实施方式3)
[0272]图42是本实施方式的半导体芯片CPl的要部剖视图，是与上述实施方式2的上述图31对应的图。
[0273]本实施方式3和上述实施方式2的主要不同之处在于形成导电体图案⑶P的层。即，在上述实施方式2中，在构成半导体芯片CPl的半导体衬底SUB的主面上，形成有具有多个布线层的多层布线构造，在某一布线层与其他布线层之间(层间)设有导电体图案CDP，而在本实施方式中，在多层布线层中的某一布线层(图42的情况下为布线Ml)的同层设有导电体图案CDP。以下，主要说明与上述实施方式2的不同之处。
[0274]图42的绝缘膜31以下的构成(包括绝缘膜31和形成于绝缘膜31的接触孔CNT及插塞PGl)，与上述实施方式2同样，因此在此省略其说明，对比绝缘膜31位于上层的构造进行说明。
[0275]如图42所示，在埋有插塞PGl的绝缘膜31上形成有作为第I层布线的布线(布线层、第I布线层)M1和导电体图案CDP。导电体图案CDP形成在基准电阻形成区域1B。在埋有插塞PGl的绝缘膜31上形成兼用作布线Ml及导电体图案CDP的导电体膜之后，使用光刻技术及干式蚀刻技术对该导电体膜进行图案形成，从而形成布线Ml及导电体图案CDP。因此，布线Ml及导电体图案CDP由被图案化的导电体膜构成，形成为同层，并由相同材料(金属材料)形成。
[0276]在绝缘膜31上以覆盖布线Ml的方式形成有例如由氧化硅膜等构成的绝缘膜(层间绝缘膜)51，在绝缘膜51上形成有布线(第2布线层)M2。图42中图示了:在绝缘膜51上形成布线M2用的导电体膜之后，使用光刻技术及干式蚀刻技术对该导电体膜进行图案形成，从而形成布线M2。因此，在图42中，布线M2由被图案化的导电体膜构成，例如是铝布线。作为其他方式，也能够使布线M2与上述实施方式I同样地为大马士革布线。
[0277]在布线Ml与布线M2之间的绝缘膜51形成有通孔(开口部、贯通孔、连接孔、through hole) SH2，在通孔SH2内形成(埋入)有导电性的插塞(连接用导体部、导电性插塞)PG2。另外，在导电体图案⑶P与布线M2 (更特定的是布线M2a)之间的绝缘膜51，也形成有贯通绝缘膜51的通孔SH2，在通孔SH2内形成(埋入)有导电性的插塞PG2。插塞PG2能够通过与上述插塞PGl同样的方法来形成。配置在布线Ml与布线M2之间的插塞PG2的上部与布线M2连接，下部与布线Ml连接，通过该插塞PG2，能够将插塞PG2上的布线M2与插塞PG2下的布线Ml电连接。另外，配置在导电体图案CDP与布线M2 (更特定的是布线M2a)之间的插塞PG2的上部与布线M2(更特定的是布线M2a)连接，下部与导电体图案⑶P连接，通过该插