图4C、和图是根据本发明一些实施例的沿图1C、图2A、图3B、图4B、和图5C中的线A-A的所截取的FinFET器件的被标记结构的截面图。
[0029]图1E、图2C、图3D、图4D、和图5E是根据本发明一些实施例的沿图1C、图2A、图3B、图4B、和图5C中的线B-B的FinFET器件的被标记结构的截面图。
[0030]图6A是根据本发明一些实施例所制造的FinFET器件的设计布局的俯视图。
[0031]图6B是根据本发明一些实施例的沿图6A中的线A-A的FinFET器件的截面图。
[0032]图7是根据本发明的各方面的制造FinFET器件的示例性方法的流程图。
【具体实施方式】
[0033]以下公开内容提供用于实现本发明的不同特征的多个不同实施例或实例。下面描述了组件和布置的特定实例以简化本发明。当然，这些仅是实例，并且不旨在进行限定。例如在随后说明书中，在第二部件上或上方形成第一部件可包括第一和第二部件直接接触形成的实施例，也可包括附件部件可能形成在第一和第二部件之间使得第一和第二部件不直接接触的实施例。此外，本发明会在多个实例中重复使用参考标号和/或字母。这种重复是为了表述简单清楚，而并不旨在指示多个实施例和/或讨论的构造之间的关系。
[0034]而且，为了便于描述，诸如“下面”、“之下”、“下部”、“之上”、“上部”等的空间相对术语在此可以用于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的定向之外，空间相对术语旨在包括器件在使用或操作过程中的不同定向。器件可以以其他方式定向(旋转90度或为其他定向)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
[0035]本发明涉及但不限于金属氧化物半导体场效应晶体管(MOSFET)，例如，鳍式场效应晶体管(FinFET)器件。例如，FinFET器件可以是互补金属氧化物半导体(CMOS)器件，包括P型金属氧化物半导体(PMOS) FinFET器件和N型金属氧化物(NMOS) FinFET器件。下文将继续FinFET的实例，以便示出本发明的各个实施例。但是，应理解，除了具体有所要求之外，本申请不应限于器件的特定类型。
[0036]图1A是根据本发明一些实施例所制造的FinFET器件的设计布局100的俯视图。如图1A所示，设计布局100包括PM0S 102和NM0S 104。PM0S102形成在η阱区域中，NM0S104形成在ρ阱区域中。PM0S 102可以配置在第一有源区域106上，NM0S 104可以配置在第二有源区域108上。如图1Α所示，第一有源区域106可以包括一条或多条有源鳍线，例如，鳍线106-1、106-2、以及106-3。类似地，第二有源区域108可以包括一条或多条有源鳍线，例如，鳍线108-1、108-2、以及108-3。一条或多条鳍线被配置为沿第一方向192延伸。
[0037]参照图1Α，一个或多个栅极110至115被配置为沿第二方向194延伸，并且形成在第一有源区域106和第二有源区域108上。一个或多个栅极110至115被配置为彼此平行。第二方向194可以基本垂直于第一方向192。在一些实施例中，一个或多个栅极可以配置有有源区域，以在单元中形成一个或多个对应的上拉(PU)器件、下拉(PD)器件、以及传输-栅极(pass_gate，PG)器件。如图1A所示，每个栅极的掺杂区域(例如，源极和漏极)可以电连接以及物理连接至相邻栅极的掺杂区域。例如，栅极111的源极可以通过共用共源极区域来电连接和物理连接至栅极112的源极，该共源极区域限定在有源区域中，并且设置在栅极111和栅极112之间。
[0038]仍然参照图1A，多个接触件120至127可以形成在掺杂区域上，用于电连接掺杂区域。例如，接触件120可以用于将第一有源区域106中的栅极110的掺杂的漏极区域电连接至的栅极111的掺杂的漏极区域。接触件121可以用于将第二有源区域108中的栅极110的掺杂的漏极区域电连接至栅极111的掺杂的漏极区域。接触件123可以用于将第一有源区域106中的栅极112的掺杂的漏极区域电连接至栅极113的掺杂的漏极区域。接触件124可以用于将第二有源区域108中的栅极112的掺杂的漏极区域电连接至栅极113的掺杂的漏极区域。接触件126可以用于将第一有源区域106中的栅极114的掺杂的漏极区域电连接至栅极115的掺杂的漏极区域。接触件127可以用于将第二有源区域108中的栅极114的掺杂的漏极区域电连接至栅极115的掺杂的漏极区域。
[0039]—个或多个长接触件可以被配置为沿第二方向194延伸，并且在第一有源区域106和第二有源区域108上方延伸。长接触件具有沿第一方向192延伸的第一尺寸和沿第二方向194延伸的第二尺寸，且第一尺寸基本短于第二尺寸。一个或多个长接触件可以用于使第一有源区域106和第二有源区域108上的两个相邻栅极的掺杂区域电连接。例如，长接触件122可以用于使在第一有源区域106和第二有源区域108上方延伸的栅极111和栅极112的掺杂的源极区域电连接。长接触件125可以用于使在第一有源区域106和第二有源区域108上方延伸的栅极113和栅极114的掺杂的源极区域电连接。
[0040]一个或多个栅极接触件128-130还可以形成在对应栅极上，用于相应地将栅极布线至金属布线(未示出)。金属布线可以形成在栅极上的一个或多个金属层(未示出)中。
[0041]还参照图1A，设计布局100可以包括一个以上的电路，例如，第一电路131和第二电路132。在一些实施例中，诸如伪栅极113的隔离部件可以形成在第一电路131和第二电路132之间。
[0042]图1B是根据本发明的一些实施例沿图1A中的线A-A所截取的FinFET器件200的截面图。如图1B所示，FinFET器件200包括衬底202。衬底202可以包括体硅(Si)。备选地，衬底202还可以包括元素半导体，诸如具有晶体结构的硅(Si)或锗(Ge)。衬底202还可以包括化合物半导体，诸如硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、和/或锑化铟(InSb)、或它们的组合。可能的衬底202还可以包括绝缘体上半导体衬底，诸如绝缘体上硅(SOI)、绝缘体上SiGe (SG0I)、绝缘体上Ge (G0I)衬底。例如，可以使用注氧隔离(snrox)、晶圆接合、和/或其他适合的方法来制造soi衬底。
[0043]参照图1B，根据设计需求，衬底202也可以包括各种掺杂区域204。掺杂区域可以掺杂P型掺杂剂，诸如硼⑶或氟化硼(BF3)。掺杂区域还可以掺杂η型掺杂剂，诸如磷(Ρ)或砷(As)。掺杂区域还可以掺杂有ρ型和η型掺杂剂的组合。掺杂区域可以按照ρ阱结构、η讲结构、双讲结构、或使用凸起(raised)结构直接形成在衬底202上。
[0044]仍然参照图lB，FinFET器件200可以包括一个或多个隔离区域206。一个或多个隔离区域206可以形成在衬底202上方，以隔离有源区域。例如，每个隔离区域206均使衬底202中的相邻掺杂区域204彼此分隔。可以使用传统隔离技术(诸如浅沟槽隔离，STI)形成一个或多个隔离区域206，以限定一条或多条有源鳍线并使一条或多条有源鳍线电隔离。在一些实例中，隔离区域206可以包括氧化硅、氮化硅、氮氧化硅、空气间隙、其他合适的材料、或它们的组合。可以通过任何合适的工艺形成隔离区域206。在一些实例中，形成STI包括:光刻工艺；在衬底202中(例如，通过使用干蚀刻和/或湿蚀刻)蚀刻沟槽；以及在该沟槽中(例如，通过使用化学汽相沉积工艺)填充有一种或多种介电材料，以形成隔离区域206。填充的沟槽可以具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬里层。之后可以执行化学机械抛光(CMP)工艺，以移除多余的介电材料，并且平坦化隔离区域206的顶面。
[0045]参照图1B，可以在第一有源区域106、第二有源区域108、以及掺杂区域204上形成一个或多个栅极110至115。一个或多个栅极110至115可以包括功能栅极和/或伪多晶硅栅极(polygate)。例如，栅极113可以是配置为隔离电路131和电路132的伪多晶硅栅极。伪多晶