具有屏蔽电极结构的绝缘栅半导体装置和方法
【技术领域】
[0001]本文件一般涉及半导体装置，且更具体地涉及形成绝缘栅装置和结构的方法。
【背景技术】
[0002]绝缘栅场效应晶体管(IGFET)(诸如金属氧化物半导体场效应晶体管(M0SFET))已经在许多电源开关应用(诸如dc-dc转换器)中使用。在典型的M0SFET中，栅电极通过适当的栅极电压的应用提供导通和关断控制。以举例的方式，在η型增强型M0SFET中，响应于正栅电压(其超过固有阈值电压)的应用在导电η型反型层(即沟道区域)形成于ρ型主体区域中时发生导通。反型层将η型源极区域连接到η型漏极区域并允许这些区域之间的多数载流子传导。
[0003]具有栅电极形成于从半导体材料(诸如硅)的主表面向下延伸的沟槽中的一类M0SFET装置。电流在这类装置中的流动主要是在通过装置的垂直方向上，并且其结果是，装置单元可被更密集地包装。所有其它条件相同，更加密集包装的装置单元可提高载流能力并降低装置的导通电阻。
[0004]在高频开关模式电源(SMPS)应用中使用的中高电压沟槽M0SFET装置应表现出低小信号输出电容(Cm)和低导通电阻(Rd_)以满足所需的开关效率。此外，低Rd_应通过保持所需的击穿电压(BVdss)和实现所需的耐用性(诸如良好的非箝位感应开关(UIS))而平衡。在过去，在中电压M0SFET装置中难以实现低CQSS (例如，约40伏到约150伏)，因为BVDSS与沟槽深度成正比且Cm也与沟槽深度成正比(S卩，随沟槽深度而增加)。各种技术已经用于尝试降低Cm。在一种技术中，已经使用了厚屏蔽电极衬垫氧化物和/或厚底部氧化物；然而，该技术导致更高Rd_且表现出工艺产率问题。在另一种技术中，使用高电阻漂移区域；然而，这种技术也导致更高Rd_。在其它技术中，高能量离子植入物用于将掺杂剂放置到漂移区域中非常深的位置处并与主体区域间隔开；然而，这种技术需要非常昂贵的离子植入设备、遭遇工艺重复性问题，且遭遇工艺产率问题。
[0005]因此，希望具有一种方法和结构，其可降低小信号输出电容、降低导通电阻、提高开关特性、合理地保持BVDSS性能、减少热载流子引起的BV DSS步入式输入/输出并提高装置耐用性。另外，希望所述方法和结构可与现有的工艺流程兼容、避免必须使用昂贵的工艺设备并具有提高的工艺重复性和产率。
【附图说明】
[0006]图1至图10示出根据本发明的第一实施方案的各个制造阶段的半导体装置的部分剖面图；
[0007]图11示出根据本发明的另一实施方案的半导体装置的部分剖面图；
[0008]图12示出根据本发明的额外实施方案的半导体装置的部分剖面图；和
[0009]图13示出根据本发明的其它实施方案的半导体装置的部分剖面图。
[0010]为了简单和清楚地说明，图中的元件不一定按比例绘制，并且不同附图中的相同参考数字一般指示相同元件。此外，为了简化描述，可省略公知的步骤和元件的描述和细节。如本文中所使用的，载流电极意指承载通过装置的电流的装置的元件，诸如MOS晶体管的源极或漏极、双极晶体管的发射极或集电极或二极管的阴极或阳极，且控制电极意指控制通过装置的电流的装置的元件，诸如MOS晶体管的栅极或双极晶体管的基极。虽然装置在本文中被解释为某些N沟道装置，但是本领域的普通技术人员应理解，根据本说明书，P沟道装置和互补装置也是可能的。为了附图的清晰，装置结构的掺杂区域可被示为具有大致直线边缘和精确角度的角落；然而，本领域的技术人员应理解，由于掺杂剂的扩散和活化，掺杂区域的边缘一般不是直线且角落不是精确角度。
[0011]此外，在与半导体区域或衬底一起使用时，术语“主表面”意指与另一种材料(诸如电介质、绝缘体、导体或多晶半导体)形成界面的半导体区域或衬底的表面。主表面可具有在X、y和z方向改变的形貌。
[0012]此外，本说明书的结构可体现蜂窝基站设计(其中主体区域是多个不同和独立的蜂窝或条纹区域)或单个基站设计(其中主体区域是以细长图案(典型地以蛇形图案或具有连接的附属件的中心部分)形成的单个区域)。然而，为了易于理解，本说明书的一个实施方案将在整个说明书中被描述为蜂窝基站设计。应理解，本公开涵盖蜂窝基站设计和单个基站设计两者。
【具体实施方式】
[0013]一般而言，本实施方案涉及一种绝缘栅半导体装置及其制造方法。在一个实施方案中，装置可包括半导体衬底、半导体衬底上的第一掺杂剂浓度的第一层、第一层上的第二掺杂剂浓度的第二层、绝缘沟槽栅电极和绝缘沟槽屏蔽电极。在一些实施方案中，第二掺杂剂浓度大于第一掺杂剂浓度，这提供了沟槽深度的减小以提高Cm性能。在一些实施方案中，沟槽结构包括接近装置的主体区域的槽口(notch)或凹槽。槽口可被构造为减小电场积聚并提高BVDSS性能。在其它实施方案中，装置可包括局部掺杂区域或邻近主体区域的下表面但与沟槽结构间隔开的区域，其中掺杂区域具有与第二半导体层相反的导电类型。掺杂区域可被构造为增强UIS性能、减小电场积聚并提高BVDSS性能，且减小电容。在其它实施方案中，屏蔽电极可具有宽部分和窄部分，其被构造为降低Rd_、提高BVDSS和UIS性能，并减小电容。在其它实施方案中，装置可包括邻近装置的主体区域的掺杂区域和其中主体区域具有与第二半导体层相同的导电类型但是更高的掺杂剂浓度的沟槽结构。在一些实施方案中，装置可包括所有所描述的特征。在一些实施方案中，装置可包括至少一个所描述的特征。在其它实施方案中，装置可包括至少两个所描述的特征。在进一步的实施方案中，装置可包括至少三个所描述的特征。在更进一步的实施方案中，装置可包括至少四个所描述的特征。
[0014]图1示出根据第一实施方案的早期制造阶段的半导体装置10或单元10的局部剖面图。装置10可包括半导体材料的区域11、半导体衬底11或半导体区域11，其可包括例如具有电阻率范围在约0.001ohm-cm至约0.005ohm-cm的η型娃衬底12。以举例的方式，衬底12可掺杂有磷、砷或锑。在所示的实施方案中，衬底12为装置10提供漏极区域、漏极触点或第一载流触点。在该实施方案中，装置10可形成于半导体芯片的有源区域102中。另外，在该实施方案中，装置10可被构造为垂直电源M0SFET结构，但该描述也适用于绝缘栅双极晶体管(IGBT)、MOS门控晶闸管和如相关技术领域的普通技术人员已知的其它相关或等同结构。
[0015]根据本实施方案，多区域半导体层14、多层漂移区域14或多层延伸的漏极区域14可形成于衬底12中、上或覆盖其。在一些实施方案中，多区域半导体层14可包括电荷平衡区域142或电荷平衡层142以及衬底12和电荷平衡区域142之间的结点(junct1n)阻挡区域141或结点阻挡层141。根据本实施方案，电荷平衡区域142具有高于结点阻挡区域141的掺杂剂浓度。根据本实施方案，多区域半导体层14被构造为为装置10提供Cm的降低同时支持BVDSS性能，如将在后面进一步描述的。在一个实施方案中，可使用半导体外延生长技术形成多区域半导体层14。可替代地，可使用半导体掺杂和扩散/退火技术形成多区域半导体层14。在其它实施方案中，使用外延生长技术形成结点阻挡区域141且使用半导体掺杂和扩散/退火技术形成电荷平衡区域142。在适合于100伏装置的实施方案中，电荷平衡区域142可以是具有约2.0X 1016原子/cm3至约4.0X 10 16原子/cm 3的掺杂剂浓度的η型并且可具有约3.5微米至约4.5微米的厚度。结点阻挡区域141可以是具有约5.ΟΧ 1015原子/cm 3至约1.0X 10 16原子/cm3的掺杂剂浓度的η型并且可具有约4微米至约5微米的厚度。在一个实施方案中，电荷平衡区域142的掺杂剂浓度比结点阻挡区域141的掺杂剂浓度大至少90%。在一个实施方案中，电荷平衡区域142的掺杂剂浓度比结点阻挡区域141的掺杂剂浓度大约150%。在一个实施方案中，电荷平衡区域142的掺杂剂浓度比结点阻挡区域141的掺杂剂浓度大约200%。在针对中压装置(例如，从约40伏到约150伏)的一个优选实施方案中，电荷平衡区域142的掺杂剂浓度比结点阻挡区域141的掺杂剂浓度大约250%。在一个实施方案中，电荷平衡区域142的掺杂剂浓度比结点阻挡区域141的掺杂剂浓度大约300%。在一个实施方案中，电荷平衡区域142的掺杂剂浓度比结点阻挡区域141的掺杂剂浓度大约500%。在针对中到高压装置的一个优选实施方案中，电荷平衡区域142的掺杂剂浓度比结点阻挡区域141的掺杂剂浓度大约700%。在一个实施方案中，电荷平衡区域142的掺杂剂浓度比结点阻挡区域141的掺杂剂浓度大约800%。在一个实施方案中，电荷平衡区域142的掺杂剂浓度结点阻挡区域141的掺杂剂浓度大约100%至约800%。在针对中和高压装置(例如，从约40伏到约200伏)的一个优选实施方案中，电荷平衡区域142的掺杂剂浓度比结点阻挡区域141的掺杂剂浓度大约150%至约750%。在针对中和高压装置的另一优选实施方案中，电荷平衡区域142的掺杂剂浓度比结点阻挡区域141的掺杂剂浓度大约250%至约700%。电荷平衡区域142和结点阻挡区域141的掺杂剂浓度和厚度可根据例如装置10的所需BVDSS额定值和布局设计而增加或减小。另外，可预期，其它材料可用于半导体材料11的区域或其部分(包括硅-锗、硅-锗-碳、碳掺杂的硅、碳化硅、氮化镓或如本领域的普通技术人员已知的其它相