氮化物半导体结构的制作方法
【技术领域】
[0001]本发明是有关于一种半导体结构，且特别是有关于一种氮化物半导体结构。
【背景技术】
[0002]近年来，氮化物发光二极管已广泛地应用于各领域。在氮化物半导体结构中，由于硅衬底具备高导热以及低成本等优点，因此，以硅衬底为基础的大尺寸的氮化物半导体已成为氮化物发光二极管中的重要元件。
[0003]然而，以氮化镓(GaN)半导体层为例，氮化镓半导体层与硅衬底之间的晶格差异为17%，且两者之间的热膨胀系数差异为54%。上述差异除了在冷却期间会因热应力过大而造成薄膜破裂外，也会使氮化镓半导体层在外延过程中产生内应力，进而造成薄膜龟裂并形成缺陷。因此，如何解决氮化物半导体层与硅衬底之间晶格与热膨胀系数不匹配的问题，以减少晶片的破裂、避免缺陷的产生，为当前所需研究的课题。
【发明内容】
[0004]本发明提供一种氮化物半导体结构，改善氮化镓与硅之间晶格与热膨胀系数不匹配的问题，以减少晶片的破裂，并避免缺陷的产生。
[0005]本发明提供一种氮化物半导体结构。氮化物半导体结构包括衬底、碳化硅成核层、复合缓冲层以及氮化物半导体层。碳化硅成核层位于衬底上。复合缓冲层位于碳化硅成核层上。氮化物半导体层位于复合缓冲层上。此外，氮化物半导体结构为无氮化铝(AIN free)的半导体结构。
[0006]在本发明的一实施例中，上述复合缓冲层包括第一缓冲层以及第二缓冲层，第一缓冲层接触碳化硅成核层。
[0007]在本发明的一实施例中，上述第一缓冲层包括AlxGaN层，其中0〈χ〈1。
[0008]在本发明的一实施例中，上述第二缓冲层包括相互交叠的多个AlyG&1 0层以及多个Alfai ZN层，其中0〈y〈l,0〈z〈l且y不等于z。
[0009]在本发明的一实施例中，其中x>(y+z)/2。
[0010]在本发明的一实施例中，上述第二缓冲层包括氮化铝镓块体层。
[0011]在本发明的一实施例中，上述第二缓冲层包括铝含量阶梯渐变的氮化铝镓渐变层。
[0012]在本发明的一实施例中，上述第二缓冲层包括铝含量连续渐变的氮化铝镓渐变层。
[0013]在本发明的一实施例中，上述复合缓冲层还包括第三缓冲层，位于氮化物半导体层与第二缓冲层之间。
[0014]在本发明的一实施例中，上述第三缓冲层包括碳化硅层。
[0015]在本发明的一实施例中，上述第三缓冲层包括相互交叠的多个碳化硅层与多个氮化镓层。
[0016]在本发明的一实施例中，上述第三缓冲层的厚度介于约5纳米至100纳米之间。
[0017]在本发明的一实施例中，上述碳化硅成核层为立方晶系。
[0018]在本发明的一实施例中，上述碳化硅成核层的厚度介于50纳米至3000纳米之间。
[0019]在本发明的一实施例中，上述第一缓冲层的厚度介于约0.1微米至3微米之间。
[0020]在本发明的一实施例中，上述第二缓冲层的厚度介于约0.1微米至3微米之间。
[0021]在本发明的一实施例中，上述第一缓冲层以及第二缓冲层的厚度总合介于0.2微米至4微米之间。
[0022]在本发明的一实施例中，上述衬底的材料包括硅、氧化铝或玻璃。
[0023]在本发明的一实施例中，上述衬底为图案化衬底。
[0024]在本发明的一实施例中，上述氮化物半导体层的厚度介于1微米至8微米之间。
[0025]基于上述，在本发明的氮化物半导体结构中，通过碳化硅成核层以及复合缓冲层的配置，改善氮化镓与硅之间晶格与热膨胀系数不匹配的问题，以克服两者之间缺陷过多的缺点。此外，现有的氮化物半导体结构通常具有氮化铝，但氮化铝的外延时间长，导致机台产能降低。有鉴于此，本发明提供一种无氮化铝的氮化物半导体结构，可节省外延时间以及减少机台预防维护(preventive maintenance ;简称PM)的次数。
[0026]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
【附图说明】
[0027]图1是依照本发明的一实施例所示出的氮化物半导体结构的剖面示意图；
[0028]图2是依照本发明的另一实施例所示出的氮化物半导体结构的剖面示意图；
[0029]图3是依照本发明的又一实施例所示出的氮化物半导体结构的剖面示意图；
[0030]图4是依照本发明的再一实施例所示出的氮化物半导体结构的剖面示意图；
[0031]图5是依照本发明的再一实施例所示出的氮化物半导体结构的剖面示意图；
[0032]图6是依照本发明的一实例的氮化物半导体结构的XRD绕射图谱。
[0033]附图标记说明:
[0034]100a、100b、200、300、400:氮化物半导体结构；
[0035]102:衬底；
[0036]104:碳化硅成核层；
[0037]106,206:第一缓冲层；
[0038]108,208,308:第二缓冲层；
[0039]110、114:第三缓冲层；
[0040]114a:碳化硅层；
[0041]114b:氮化镓层；
[0042]112:氮化物半导体层；
[0043]120a、120b、220、320、420:复合缓冲层；
[0044]206a、206c:AlxGaN 层；
[0045]206b:A1N 层；
[0046]208a,208b,208c:子缓冲层；
[0047]308a:AlyGai yN 层；
[0048]308b:AlzGai ZN 层。
【具体实施方式】
[0049]图1是依照本发明的一实施例所示出的氮化物半导体结构的剖面示意图。图2是依照本发明的另一实施例所示出的氮化物半导体结构的剖面示意图。
[0050]请参照图1，本发明的氮化物半导体结构100a包括衬底102、碳化硅成核层104、复合缓冲层120a以及氮化物半导体层112。衬底102的材料包括硅、氧化铝(A1203)或玻璃。在一实施例中，衬底102例如是娃衬底，其结晶方向(crystal orientat1n)例如是(111)。衬底102可为图案化衬底，例如是图案化的硅衬底。硅衬底的图案可为规则或不规则的微米图案或纳米图案。在一实施例中，衬底102经图案化后可包括多数个凹陷(未示出)，以使后续形成于衬底102上的外延层(例如碳化硅成核层104)能够侧向成长，并减少差排(dislocat1n)的产生。
[0051]碳化硅成核层104位于衬底102上。在此实施例中，碳化硅成核层104可与衬底102接触，但本发明并不以此为限。在另一实施例中(未示出)，碳化硅成核层104与衬底102之间可存在中介层。形成碳化硅成核层104的方法包括进行化学汽相淀积法(chemicalvapor deposit1n ;简称CVD),其中反应温度为约1200°C至1300°C。此外,碳化娃成核层104可成长于平坦的硅衬底或者图案化的硅衬底上。碳化硅成核层104的厚度例如是介于约50纳米至3000纳米之间。碳化硅成核层104例如是立方晶系(cubic)，其结晶方向例如是(111)。
[0052]复合缓冲层120a位于碳化硅成核层104上。在此实施例中，复合缓冲层120a可与碳化硅成核层104接触，但本发明并不以此为限。在另一实施例中(未示出)，复合缓冲层120a与碳化硅成核层104之间可存在中介层。在一实施例中，复合缓冲层120a至少包括第一缓冲层106以及第二缓冲层108。第一缓冲层106例如是接触碳化硅成核层104。第一缓冲层106包括AlxGaN层，其中0〈χ〈1。形成第一缓冲层106的方法包括进行有机金属化学汽相淀积法(metal organic chemical vapor deposit1n ;简称 M0CVD),其反应温度例如是约1000°C至1100°C。第一缓冲层106的厚度例如是介于约0.1微米至3微米之间。
[0053]第二缓冲层108位于第一缓冲层106上。在此实施例中，第二缓冲层108可为块体层