测)存储器单元以确定存储器单元的状态。电流902可流动穿过位线312且在栅极318接收适当电压901的位置处到达源极线314。来自源极线314的电流902可经感测以确定铁电材料320在栅极318的位置处的极性。如上文所论述，位线312可耦合到位线触点(未展示)且源极线314可耦合到源极线触点(未展示)。位线触点及源极线触点可在存储器阵列900的相对端上耦合到相应位线312及源极线314。举例来说，位线312可在存储器阵列900的第一端950(表示电流902的箭头在此处开始)处耦合到位线触点。源极线314可在存储器阵列900的第二端952 (表示电流902的箭头在此处结束)处耦合到源极线触点。
[0072]在源极线触点及位线触点耦合在存储器阵列900的对置端上的情况下，电流902的总路径可为大致相同距离，而不管存取哪个字线。举例来说，如果激活字线WL1、WL2、WL3中的任一者，那么电流902的路径可为大致相同距离。因此，电流902的串联电阻为大致相同的，而不管激活哪个存储器单元。
[0073]在读取操作期间，当感测选定存储器单元的阈值电压时，针对给定状态(例如，0或1)感测实质上相同阈值，而不管存储器单元在存储器阵列900中位于何处。与图1相比，常规二维存储器阵列可在存储器阵列的相同端上具有位线及源极线触点。因此，串联电阻可并非均匀的以用于存取存储器阵列的每一存储器单元，且选定单元的阈值电压将取决于在存储器阵列中的位置而不同。因此，与常规二维存储器阵列相比，在阵列的对置侧上包含触点的本发明的实施例可在于读取操作期间感测阈值电压方面变化小。
[0074]图10是根据本发明的实施例的存储器阵列1000的一部分的示意性电路图。存储器阵列1000可包含经配置为位于字线(WL)与位线(BL)的交叉点处的FeFET的存储器单元。存储器阵列1000的物理结构可具有3D存储器阵列架构，如上文所论述。
[0075]如图10中所展示，在对存储器阵列1000的存储器单元1010的存取期间，电流1002可从存储器阵列1000的一个端流动到存储器阵列1000的另一端。因此，用于位线(BL1-BL6)及源极线(SL1-SL6)的触点可耦合到存储器阵列1000的相对端。因此，电流1002的路径可具有均匀串联电阻，而不管存取哪个存储器单元。
[0076]本文中所描述的三维存储器阵列可包含于设备内。所述设备可包含:第一垂直FeFET堆叠，其包含通过第一铁电材料与第一垂直FeFET堆叠分离的第一多个栅极；及第二垂直FeFET堆叠，其包含通过第二铁电材料与第二垂直FeFET堆叠分离的第二多个栅极，其中所述第一垂直FeFET堆叠及所述第二 FeFET堆叠水平地堆叠且通过电介质材料分离。
[0077]所述设备可进一步包括包含三维存储器阵列的存储器装置。所述设备可进一步包括包含存储器装置的电系统。所述设备可进一步包括以可操作方式耦合到存储器装置且经配置以施加一个或多个电压以对第一垂直FeFET堆叠及第二垂直FeFET堆叠的存储器单元执行操作的控制电路。所述设备可进一步包括以可操作方式耦合到控制电路的输入装置及输出装置。
[0078]图11是根据本发明的另一实施例的存储器阵列1100的一部分的示意图的透视图。存储器阵列1100可配置为3D-NAND类型配置，其中存储器单元的多个垂直串1104”11042、11043形成于衬底1102上。每一垂直串1104 ^ 11042、11043可在第一端上耦合到上部选择栅极1106(例如，漏极选择栅极)且在第二端上耦合到下部选择栅极1108(例如，源极选择栅极)。存储器阵列1100可包含在上部选择栅极1106与下部选择栅极1108之间的与垂直串1104^1104^11043親合的多个存储器单元栅极1107。因此，垂直串1104n11042,11043可垂直地且正交于上部选择栅极1106、存储器单元栅极1107及下部选择栅极1108而延伸。上部选择栅极1106、存储器单元栅极1107及下部选择栅极1108可通过例如电介质材料(例如，氧化物)的绝缘材料1101分离。
[0079]每一垂直串包含垂直通道1116，所述垂直通道通过上部选择栅极1106、下部选择栅极1108及其之间的存储器单元栅极1107且与所述栅极耦合。垂直通道1116可由多晶硅形成。垂直通道1116可由铁电材料1120环绕。因此，个别FeFET存储器单元可形成于垂直通道1116与存储器单元栅极1107的相交点处。存储器单元栅极1107可耦合到不同字线WL1、WL2、WL3以选择存储器阵列1100的特定行。垂直通道1116可通过N扩散区域耦合到位线BL1、BL2、BL3以选择存储器阵列1100的特定列。衬底1102可耦合到源极线。在操作中，当存取存储器单元时，在选定相交点处的铁电材料可展现解释为如上文所描述的存储器单元的状态的极化。
[0080]图11的存储器阵列1100是简化示意图，且应认识到，额外元件可与其耦合以促进其操作。举例来说，存取线(例如，字线、位线、选择线)及其它触点元件可与存储器阵列1100耦合以用于将电压施加到存储器阵列1100的各种元件以对其执行操作(例如，读取、写入、擦除等)。举例来说，选择线可与选择栅极1106、1108耦合。字线可与存储器单元栅极1107耦合，且位线可与垂直串llOVllO^llOl親合。存储器阵列1100还可包含与选择栅极1106、1108、存储器单元栅极1107及垂直串1104” 11042、11043耦合的控制单元(未展示)。此控制单元可包含串驱动器电路、通过栅极、用于选择栅极的电路、用于选择导电线(例如，位线、字线)的电路、用于放大信号的电路及用于感测信号的电路中的至少一者。
[0081]尽管存储器阵列1100仅展示在单个x-y平面中的FeFET存储器单元，但可为图解说明方便起见而展示存储器阵列1100的此2D部分。存储器阵列1100可为3D存储器阵列1100。举例来说，选择栅极1106、1108、存储器单元栅极1107、衬底1102及绝缘材料1101中的每一者可延伸到ζ方向上使得额外垂直串可沿着ζ方向形成于额外位置处使得形成3D结构(例如，立方体、长方体)。换句话说，选择栅极1106、1108及存储器单元栅极1107可配置为实质上平坦的导电板，使得垂直串阵列可通过穿过导电板形成的开口(例如，孔)以与所述导电板耦合。
[0082]图12是包含垂直存储器单元的电系统1200的简化框图。电系统1200可包含存储器阵列1210、控制电路1220、以可操作方式耦合以通过控制电路1220彼此连通的输入装置1230与输出装置1240。存储器阵列1210可包含配置为FeFET且布置为3D架构的多个存储器单元。一般来说，存储器阵列1210可包含本文中所描述的存储器阵列的特征的任一组合及其等效物。存储器阵列1210可包含于存储器装置、半导体晶圆或其它类似设备内。
[0083]控制电路1220可经配置以控制存储器阵列1210。控制电路1220可包含来自由处理器、硬盘驱动器及光盘驱动器(未展示)组成的群组的一个或多个装置。控制电路1220可以可操作方式耦合到位线312 (图9)、源极线314 (图9)及栅极318 (图9)以便对存储器阵列1210执行所要操作(例如，读取、写入、擦除)。
[0084]控制电路1220还可以可操作方式耦合到输入装置1230及输出装置1240。以非限制性实例的方式，输入装置1230可包含键盘、按钮阵列、鼠标装置、触摸屏输入、其它类似装置中的任一者及其组合。控制电路1220可经配置以接收及执行命令且从输入装置1230
接收信息。
[0085]输出装置1240可以非限制性实例的方式包含液晶显示器(IXD)装置、发光二极管(LED)阵列、阴极射线管(CRT)显示器、声音产生装置、电信号输出端口、其它类似装置中的任一者及其组合。控制电路1220可经配置以致使输出装置1240将信息传递到使用者(未展示)或另一装置(未展示)。
[0086]额外非限制性实施例包含:
[0087]实施例1.一种设备，其包括:多个场效应晶体管(FET)结构，其水平地及垂直地堆叠成三维存储器阵列架构；多个栅极，其在所述多个FET结构之间垂直地延伸且水平地隔开；及铁电材料，其分离所述多个FET结构与所述多个栅极，其中个别铁电FET (FeFET)形成于所述多个FET结构、所述多个栅极及所述铁电材料的相交点处。
[0088]实施例2.根据实施例1所述的设备，其中所述多个FET结构中的每一 FET结构包含堆叠成垂直布置的漏极区域、本体区域及源极区域。
[0089]实施例3.根据实施例1或实施例2所述的设备，其进一步包括与个别FeFET耦合的多个存取线。
[0090]实施例4.根据实施例3所述的设备，其中所述多个存取线包含:多个字线，其耦合到所述多个栅极；及多个位线，其耦合到所述多个FET结构的所述漏极区域。
[0091]实施例5.根据实施例4所述的设备，其中所述多个字线根据交替接触方案耦合到所述多个栅极。
[0092]实施例6.根据实施例2到5中任一实施例所述的设备，其中每一 FET结构进一步包括:漏极触点，其耦合到所述漏极区域；及源极触点，其耦合到所述源极区域，其中所述漏极触点及所述源极触点耦合在所述三维存储器阵列架构的相对端上。
[0093]实施例7.根据实施例6所述的设备，其中所述源极触点进一步耦合到对应FET结构的本体区域。
[0094]实施例8.根据实施例1到7中任一实施例所述的设备，其中所述多个栅极中的每一栅极使铁电材料安置于所述栅极的至少一侧上。
[0095]实施例9.根据实施例1到8中任一实施例所述的设备，其中所述多个栅极中的至少一些栅极具有安置于栅极的至少两个侧上的铁电材料。
[0096]实施例10.根据实施例1到9中任一实施例所述的设备，其中所述多个FET结构包含:
[0097]第一垂直铁电场效应晶体管(FeFET)堆叠，其包含通过第一铁电材料与第一 FET结构分离的第一多个栅极；及
[0098]第二垂直FeFET堆叠，其包含通过第二铁电材料与第二 FET结构分离的第二多个栅极，其中所述第一垂直FeFET堆叠及所述第二 FeFET堆叠水平地堆叠且通过电介质材料分呙。
[0099]实施例11.根据实施例10所述的设备，其中所述电介质材料包含经配置使得所述第二垂直FeFET堆叠在所述第二垂直FeFET堆叠的所述第二 FET结构的两侧上具有存储器单元的第三铁电材料。
[0100]实施例12.根据实施例11所述的设备，其中沿着所述相同水平轴的来自所述第一多个栅极及所述第二多个栅极的相邻栅极为相同字线的部分。
[0101]实施例13.根据实施例12所述的设备，其中所述多个FET结构进一步包括跨越所述第一垂直FeFET堆叠及所述第二 FeFET堆叠线性延伸的多个字线平行触点，其中单个字线触点耦合沿着所述相同水平轴的来自所述第一多个栅极及所述第二多个栅极的相邻栅极。
[0102]实施例14.根据实施例11所述的设备，其中沿着所述相同水平轴的来自所述第一多个栅极及所述第二多个栅极的相邻栅极为不同字线的部分。
[0103]实施例15.根据实施例14所述的设备，其进一步包括包含额外多个栅极的多个额外垂直FeFET堆叠，所述额外垂直FeFET堆叠与所述第一垂直FeFET堆叠及所述第二垂直FeFET堆叠水平地堆叠。
[0104]实施例16.根据实施例15所述的设备，其进一步包括沿着所述第一垂直FeFET堆叠、所述第二垂直FeFET堆叠及所述多个额外垂直FeFET堆叠延伸的多个相互平行字线触点，其中沿着所述相同水平轴的来自所述第一多个栅极及所述第二多个栅极的相邻栅极耦合到所述相互平行字线触点中的不同者。
[0105]实施例17.根据实施例16所述的设备，其中:所述相邻栅极中的一者延伸到所述第一垂直FeFET堆叠的第一端，且与所述相互字线触点中的第一者耦合；且所述相邻栅极中的另一者延伸到所述第二垂直FeFET堆叠的第二端，且与所述相互字线触点中的第二者规A
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[0106]实施例18.根据实施例16所述的设备，其中所述多个字线触点从所述第一多个栅极及所述第二多个栅极偏移，且进一步跨越所述第一垂直FeFET堆叠、所述第二垂直FeFET堆叠及所述多个