部份将于本发明的晶片测试方法中详细说明。
[0061]继续参见图2,在一实施例中，第一芯片110a与第二芯片110b相同，且第一芯片110a相对于第二芯片110b反向设置。如图2所不，由于第一芯片110a相对于第二芯片110b反向设置，故第一芯片110a的L型标号(箭号较靠近下方的第一芯片导电垫120a，且其箭头方向为向右)与第二芯片110b的L型标号(箭号较靠近上方的第二芯片导电垫120b，且其箭头方向为向左)反向设置。换句话说，第一芯片110a中位于上排左侧第二个的第一芯片导电垫120a2与第二芯片110b中位于下排右侧第二个的第二芯片导电垫120b2为相同的导电垫。
[0062]继续参见图2,在一实施例中，第一外部导电垫130a位于第一芯片110a与第二芯片110b之间的切割道SCI上。此切割道SCI的宽度可为第一外部导电垫130a的宽度的约1.5-10倍，例如为约2-5倍。需注意的是，若此切割道SCI的宽度过宽，例如宽于第一外部导电垫130a的宽度的约10倍，则切割道SCI会占据过多晶片100的面积，降低芯片的产出量。然而若此切割道SCI的宽度过窄，例如窄于第一外部导电垫130a的宽度的约1.5倍，则会使切割时所产生的裂痕或缺陷容易进入第一芯片110a与第二芯片110b中，造成良率降低。
[0063]参见图3，该图是本发明实施例的晶片延着图2的线段3-3所绘的剖面图。如图3所示，晶片100具有基板S以及形成于其上的内连线结构160。基板S可为半导体基板，例如娃基板。内连线结构160包括金属层Mtop、Mn、Mn:、介电层Dtop、Dn及Dn 1以及形成于介电层(例如介电层Dtop)中的导孔170、170、170。金属层Mtop、Mn、Mn ι之间彼此上下电连接。金属层Mtop、Mn、Mn ι的材料可为招、招娃铜合金、铜、钛、氮化钛、鹤、多晶娃、金属娃化物或上述的组合，而介电层Dtop、Dn及Dn ι的材料可为一或多层的氧化硅、氮化硅、氮氧化硅、硼磷硅玻璃、磷硅玻璃、旋涂式玻璃、低介电常数介电材料或其它任何适合的介电材料或上述的组合。金属层Mtop为顶金属层Mtop，亦即其为内连线结构160中最靠近第一芯片导电垫120a、第二芯片导电垫120b及第一外部导电垫130a的金属层。而金属层Mn为位于顶金属层Mtop下的第一层金属层，金属层Μη ι为位于顶金属层Mtop下的第二层金属层。
[0064]在一实施例中，如图3所不，导线140a与第一芯片110a的顶金属层Mtop在同层级，亦即导线140a为顶金属层Mtop的一部分且可与顶金属层Mtop在同一道光刻与蚀刻制造工艺定义而成。导线140a电连接相对应的第一芯片导电垫120a、第二芯片导电垫120b及第一外部导电垫130a。例如，导线140a可通过导孔170电连接相对应的第一芯片导电垫120a、第二芯片导电垫120b及第一外部导电垫130a。导孔170的材料可包括铜、铝、钨、掺杂多晶硅、其它任何适合的导电材料或上述的组合。
[0065]虽然图3仅绘示内连线结构160的其中三层金属层Mtop_Mn:，然而本技术领域中的技术人员可知此内连线结构160亦可包括更多或更少层的金属层，例如可仅包括两层金属层，或者可包括五层金属层。此外，导线140a可设置于任意金属层中，例如设置于金属层Mn、金属层Mnl或内连线结构160的底金属层中。或者，导线140a亦可与第一芯片导电垫120a、第二芯片导电垫120b及第一外部导电垫130a在同层级。
[0066]参见图2，晶片100还可包括开关电路150。此开关电路150电连接多条导线140a，以控制第一外部导电垫130a与第一芯片导电垫120a之间为电连接或电性绝缘，以及控制第一外部导电垫130a与第二芯片导电垫120b之间为电连接或电性绝缘。
[0067]参见图2，晶片100还可包括第三芯片110c。此第三芯片110c与第一芯片110a并排设置，且第二芯片110b与第三芯片110c分别位于第一芯片110a的相反侧。第一芯片110a与第三芯片110c的相对侧各具有相对应的多个第一芯片导电垫120a与多个第三芯片导电垫120c。此外，晶片100还可包括多个第二外部导电垫130b,设于第一芯片110a与第三芯片110c之间。每一个第二外部导电垫130b与相对应的第一芯片导电垫120a及第三芯片导电垫120c电连接。此第三芯片导电垫120c与第二外部导电垫130b的材料可分别为单层或多层的金、铬、镍、钼、钛、铝、铱、铑、铜、上述的组合或其它导电性佳的金属材料。
[0068]由于本发明的晶片100还可包括此第二外部导电垫130b，故在测试步骤中测试器的接触端子可直接接触此第二外部导电垫130b，而不接触第三芯片导电垫120c。因此，在测试步骤结束后，第三芯片导电垫120c仍可保持完整且不具有缺陷，故可进一步提升后续制造工艺的良率。
[0069]在一实施例中，如图2所7K,第三芯片110c与第一芯片110a及第二芯片110b相同。第三芯片110c相对于第一芯片110a反向设置，且第三芯片110c相对于第二芯片110b同向设置。由于第三芯片110c相对于第一芯片110a反向设置,而相对于第二芯片110b同向设置，故第三芯片110c的L型标号(箭号较靠近上方的第三芯片导电垫120c，且其箭头方向为向左)与第一芯片110a的L型标号(箭号较靠近下方的第一芯片导电垫120a，且其箭头方向为向右)反向设置，而与第二芯片110b的L型标号(箭号较靠近上方的第二芯片导电垫120b，且其箭头方向为向左)同向设置。换句话说，第三芯片110c中位于下排右侧第二个的第三芯片导电垫120c2与第一芯片110a中位于上排左侧第二个的第一芯片导电垫120a2及第二芯片110b中位于下排右侧第二个的第二芯片导电垫120b2为相同的导电垫。
[0070]继续参见图2,在一实施例中，第二外部导电垫130b位于第一芯片110a与第三芯片110c之间的切割道SC2上。此外，多条导线140b设于第一芯片110a与第三芯片110c之间，且电连接相对应的第一芯片导电垫120a、第三芯片导电垫120c及第二外部导电垫130bo
[0071]再者，参见图2，晶片100还可包括第四芯片110d。此第四芯片110d与第三芯片110C并排设置，且第四芯片110d与第一芯片110a分别位于第三芯片110c的相反侧。第四芯片110d与第三芯片110c的相对侧各具有相对应的多个第四芯片导电垫120d与多个第三芯片导电垫120c。此外，晶片100还可包括多个第三外部导电垫130c，设于第三芯片110c与第四芯片110d之间。每一个第三外部导电垫130c与相对应的第三芯片导电垫120c及第四芯片导电垫120d电连接。此第四芯片导电垫120d与第三外部导电垫130c的材料可分别为单层或多层的金、铬、镍、钼、钛、铝、铱、铑、铜、上述的组合或其它导电性佳的金属材料。
[0072]由于本发明的晶片100还可包括此第三外部导电垫130c，故在测试步骤中测试器的接触端子可直接接触此第三外部导电垫130c，而不接触第四芯片导电垫120d。因此，在测试步骤结束后，第四芯片导电垫120d仍可保持完整且不具有缺陷，故可进一步提升后续制造工艺的良率。
[0073]在一实施例中，如图2所不，第四芯片110d与第一芯片110a、第二芯片110b及第三芯片110c相同。第四芯片110d相对于第三芯片110c、第二芯片110b反向设置，且第四芯片110d系相对于第一芯片110a同向设置。
[0074]在一些实施例中，此第一芯片导电垫120a、第二芯片导电垫120b、第三芯片导电垫120c、第四芯片导电垫120d、第一外部导电垫130a、第二外部导电垫130b以及第三外部导电垫130c可通过沉积制造工艺以及光刻与蚀刻等制造工艺形成。此沉积制造工艺可为溅射法、电镀法、电阻加热蒸镀法、电子束蒸镀法、化学气相沉积、或其它任何适合的沉积方式。此蚀刻制造工艺包括干法刻蚀、湿法刻蚀或上述的组合。
[0075]应注意的是，虽然上述实施例仅以四个芯片作为范例说明，然而本技术领域中的技术人员可知本发明的结构可应用于具有更多芯片的结构，而不限于本发明所举的实施例。
[0076]由以下测试方法的说明可进一步看出本