CMOS电路。高端电路部226的CMOS电路的栅极接收基于异常信号110而 形成的警报信号的输入。高端电路部226的CMOS电路的P沟道MOSFET的源极与H-VDD连 接，n沟道MOSFET的源极与Vs连接。其中，低端电路部227W及高端电路部226也存在具 备CMOS电路W外的传输电路的情况。
[0021] 构成高端电路部226的CMOS电路的P沟道MOS阳T和n沟道MOS阳T的连接点（输 出端子）与P沟道M0SFET221的栅极连接，向电平下降电路220传输输入信号。低端电路部 227的CMOS电路的栅极与电平下降电路220的输出部225连接，接受从电平下降电路220 传输来的输入信号的输入。低端电路部227的CMOS电路的P沟道MOSFET的源极与kVro 连接，n沟道MOS阳T的源极接地。构成低端电路部227的CMOS电路的P沟道MOS阳T和n 沟道MOSFET的连接点与ALM-OUT连接，从ALM-OUT向外部输出输出信号。
[0022] 在运样的电平下降电路220中，当基于异常信号110的警报信号被输入至高端电 路部226的CMOS电路的栅极时，该信号经由高端电路部226的CMOS电路输入至电平下降电 路220的P沟道MOS阳T221的栅极。P沟道MOS阳T221接受该输入信号的输入而导通或截 止，从电平下降电路220的输出部225输出输出信号，并输入至低端电路部227的CMOS电 路的栅极。低端电路部227的CMOS电路接受该输入信号的输入而导通或截止，从ALM-OUT 输出低端电路部227的CMOS电路的输出信号（通过电平下降电路220而使电平下降后的 警报信号）。
[0023] 接下来，针对现有的HVIC的剖面构造，参照图7~图10进行说明。图10是示出 现有的高压集成电路装置的构造的剖面图。在图10中示出自分离型的HVIC180的各构成 部分中的低端控制电路部181的逻辑部、高端控制电路部182的逻辑部W及高压结终端区 (HVJT:Hi曲VoltageJunctionTerminationregion) 183 的主要部分。从图 10 的上方图 示的剖面图的右侧开始至下方图示的剖面图的左侧为止持续的箭头，表示上方图示的剖面 图和下方图示的剖面图是连在一起的一个P型半导体基板101 (半导体忍片）（图1、图3~ 图6、图11也同样）。
[0024] 如图10所示，在现有的HVIC180中，在与GND连接的P型半导体基板101的正面 的表面层，分别选择性地设置有n型阱区102、104,n型阱区103W及P型阱区105。n型 阱区104包围在n型阱区103的周围，n型阱区102设置在n型阱区104的外侧（相对于 n型阱区103侧的相反侧）。P型阱区105设置于n型阱区102和n型阱区104之间。
[0025] 在n型阱区102,作为低端控制电路部181，配置有将栅极信号输出至半桥电路的 下桥臂的IGBT114的第一CMOS电路（P沟道MOS阳T(W下，称为第一P沟道MOS阳T) 120a W及n沟道MOS阳T(W下，称为第一n沟道MOS阳T) 12化）。并且，虽然省略了图示，在n型 阱区102作为低端控制电路部181配置有作为电平转换电路的周边电路的低端电路部216、 227 等。 阳0%] 在n型阱区103,作为高端控制电路部182,配置有作为电平转换电路的周边电路 的高端电路部217、226等。在图10中示出构成作为电平上升电路210的周边电路的高端电 路部217的逻辑部的第二CMOS电路（第二P沟道MOS阳T130aW及第二n沟道MOS阳T130b)。 构成电平上升电路210的n沟道M0SFET211被配置为从n型阱区103开始，持续到作为 HVJT183的n型阱区104、W及与n型阱区104接触的P型阱区105。
[0027] 构成电平上升电路210的n沟道MOS阳T211具备n型阱区103、n型阱区104、p型 阱区105、n+型区141、144、161、P+型接触区143、栅电极148、源电极145W及漏电极162。 P型阱区105作为基区发挥功能。n+型区144作为源区发挥功能。n+型区161作为漏区发 挥功能。符号146、147分别为信号电极（pickupelectrode)W及P+型接触区。符号142 为信号电极。
[0028] 具体来说，在P型阱区105的内部，分别选择性地设置有n+型区144、W及P+型接 触区143、147。在n型阱区103的内部选择性地设置有n+型区141。在P型阱区105的、n+型区144和n+型区141 (由与n+型区141接触的n型阱区103W及n型区104构成的 n型区）夹住的部分的表面上，隔着栅极绝缘膜设置有栅电极148。源电极145与n+型区 144W及P+型接触区143接触。
[0029] 源电极145与GND连接。漏电极162与n+型区161接触。并且，漏电极162通过 表面金属布线（未图示）与电平转换电阻212 (未在图10图示）连接，经由电平转换电阻 212与H-V孤电连接。并且，漏电极162和电平转换电阻212的连接部成为电平上升电路 210的输出部215。来自该输出部215的输出，当电平转换用的n沟道MOSFET导通时为低 电位，当截止时为高电位。因此，HVIC180能够进行作为不同基准电位间的信号传输的电平 转换动作。
[0030] 符号122~125分别为第一P沟道MOS阳1'120曰的11+型接触区、9+型源区、p+型漏区 W及栅电极。符号121、126~129分别为第一n沟道MOS阳T120b的P型偏置（offset)区、n+ 型漏区、n+型源区、P+型接触区化及栅电极。符号132~135分别为第二P沟道MOS阳T130a 的n+型接触区、P+型源区、P+型漏区W及栅电极。符号13U136~139分别为第二n沟道 MOS阳T130b的P型偏置区、n+型漏区、n+型源区、P+型接触区W及栅电极。H-OUT、kOUT、 H-V孤、kV孤、VsW及GND分别为与图7所示的H-OUT、kOUT、H-V孤、kV孤、VsW及GND 对应的端子。
[0031] 组合W运样的HVIC180作为驱动元件的开关功率设备（IGBT114U15)构成的半桥 电路而构成的全桥电路，除电动机控制用的逆变器W外，还广泛用于大容量的等离子显示 面板（PDP:PlasmaDisplayPanel)、液晶面板等的电源用途、空调和/或照明等家电用逆 变器等多个领域。运些电动机和/或照明等成为如上所述的L负载118。因此，HVIC180受 到由印刷基板上的布线和/或到L负载118的线缆等引起的寄生电感成分等的不良影响。
[0032] 具体来说，由于受该寄生电感成分等的不良影响，在上桥臂的IGBT115截止时和/ 或将下桥臂的IGBT114导通而进行开关时，Vs端子111的电位（高端电路部217、226的基 准电位）和/或H-VDD的电位（WVs端子111的电位为基准的电位）相对于GND的电位 (OV)向负电位侧变动。例如，在截止上桥臂IGBTl15的时刻，向Vs端子111施加相对于GND 的电位为负电位的负浪涌电压Vs。。该负浪涌电压Vs。能够使用W下公式（1)计算。在W下 公式（1)中，L。是L负载118的电感值，I是IGBTl15中流过的电流值。 阳03引 Vs〇=L〇XdI/dt W(I)
[0034] 当施加至Vs端子111的负浪涌电压Vs。比[GND的电位-(V,py+Vfd)]还低时，自分 离型的HVIC180 (忍片）的寄生pn二极管151、152开始导通。寄生pn二极管151由P型半 导体基板101和n型阱区103构成。寄生pn二极管152由P型阱区105和n型阱区104 构成。Vgpy是作为高端驱动电源的低电压电源113或未图示的自举电容器的两端之间的电 池电压。Vfd是寄生pn二极管151、152的正向电压降。
[0035] 当Vs端子111的电位在负方向被大幅下拉时，HVIC180(忍片）中流过过电流。其 结果，有引起构成HVIC180的高端控制电路部的错误操作和/或円锁甚至导致HVIC180故 障和/或损坏的隐患。施加至Vs端子111的负浪涌电压Vs。根据L负载118的电感值和/ 或HVIC180中流过的电流不同而不同，大约在-20V~-IOOV的程度，其施加期间从大约数 百ns到1yS的程度。
[0036] 为了保护作为运样的HVIC，即，预测在输出节点会出现过大的负振幅（施加有负 浪涌电压）从而驱动半桥型功率晶体管的HVIC，提出有具备W下电阻器的电路，该电阻与 HVIC忍片内的寄生二极管并联连接，并配置在HVIC忍片的基板和接地电位端子之间，对由 在输出节点的负的电压过渡现象引起，并在HVIC的寄生二极管中流过的负电压尖峰（负浪 涌）中的电流进行限制（例如，参考W下专利文献1)。
[0037] 另外，作为其他的HVIC，提出了W下装置。通过在属于电平转换电路的开关元件的 漏电极和属于放大器（CMOS电路）的MOS晶体管的栅电极之间插入二极管，从而削减超过 额定耐压而施加的负电压（反向偏压）的不良影响。在W下专利文献2中，通过反向流过 开关元件的电流，而防止放大器的运行受到不良影响（例如，参考W下专利文献2)。
[0038] 另外，作为其他的HVIC，提出了W下装置。在高压电源的高电位侧和低电位（接地 电位）侧之间，从高电压电源的高电位侧开始，W电平转换电阻、电流限制电阻、W及构成 电平上升电路的开关元件（漏区在高电位侧）的顺序将他们串联连接，将电平上升电路的 输出部设置在电平转换电阻和电流限制电阻之间。在W下专利文件3中，通过将电流限制 电阻连接于WVs端子的电位为基准的电平转换电路的低电压电源的高电位侧化-VDD)和 低电位侧（GND)之间的电流通路，从而防止构成电平上升电路的n沟道MOSFET的体二极管 和/或HVIC的寄生pn二极管自身由于过电流而导致损坏，和/或电平转换电路的电流容 量小的部位由于过电流而导致损坏（例如，参考W下专利文献3)。
[0039] 另外，作为其他的HVIC，提出有W下装置。在P型半导体基板的表面层，设置有设 有高端电路部的n型阱区。在该n型阱区内，设有用于设置构成高端电路部的逻辑部的CMOS 电路的n沟道MOSFET的P型偏置区，并且与P型偏置区相邻地设置有Vs的电位的P+型杂 质区。并且，在设置有高端电路部的n型阱区内，在构成高端电路部的逻辑部的CMOS电路 周边，设置有H-VDD的电位的n+型杂质区W及P+型杂质区（例如，参考W下专利文献4)。
[0040] 在专利文献4中，在构成高端电路部的n型阱区设置n+型杂质区W及P+型杂质 区，通过将运些杂质区固定在H-VDD的电位或者Vs的电位，从而使得从GND的电位的区域 向n型阱区流入的空穴电流在流入P型阱区之前被吸收。由此，防止在WVs端子的电位为 基准