071] 图1是表示第一实施方式所设及的高压集成电路装置的剖面构造的剖面图。
[0072] 图2是表示图1的高压集成电路装置的平面构造的俯视图。
[0073] 图3是表示在图1的高压集成电路装置经由H-VDD施加有负浪涌电压时的电子W 及空穴的运动的说明图。
[0074] 图4是表示第二实施方式所设及的高压集成电路装置的主要部分的构造的剖面 图。
[0075] 图5是表示第=实施方式所设及的高压集成电路装置的主要部分的构造的剖面 图。
[0076] 图6是表示第四实施方式所设及的高压集成电路装置的主要部分的构造的剖面 图。
[0077] 图7是表示高压集成电路装置的连接构成的电路图。
[0078] 图8是表示电平上升电路的构成的电路图。
[0079] 图9是表示电平下降电路的构成的电路图。
[0080] 图10是表示现有的高压集成电路装置的构造的剖面图。
[0081] 图11是表示在图10的高压集成电路装置经由H-VDD施加有负浪涌电压时的电子 W及空穴的运动的说明图。 阳0間符号说明
[008引 1 P型半导体基板
[0084] 2、4 n型阱区 阳0化]3 n型阱区
[0086] 5 P型阱区
[0087] 12 n型外延生长层
[0088] 21、31 P型偏置区
[0089]22、32、41、44 n+型接触区
[0090]23、33P+型源区
[0091] 24、：34P+型漏区
[0092]25、29、35、39栅电极
[0093]26、36 n+型漏区
[0094]27、37 n+型源区 阳0巧]28、38、43P+型接触区
[0096] 42 第一信号电极
[0097] 45 第二信号电极 阳〇9引 46 第；信号电极
[0099] 47 n型缓冲区
[0100] 51、52寄生pn二极管 阳101] 53 收缩电阻 阳102] 71、73、75、77源电极 阳103] 72、74、76、78漏电极 阳104] 80、84~86 高压集成电路装置（HVIC)
[0105] 81 低端控制电路部
[0106] 82 高端控制电路部 阳1〇7] 83 高压结终端区化V JT)
[0108] 110 异常信号 阳109] 111 Vs端子 阳110] 112、113低电压电源 阳111] 114、115 IGBT(半桥电路） 阳112] 116、117 续流二极管（FWD) 阳113] 118 L负载
[0114] 119 电容器
[0115] 120a 第一P沟道MOS阳T
[0116] 120b 第一n沟道MOS阳T
[0117] 130a 第二P沟道MOS阳T
[0118] 130b 第二n沟道MOS阳T 阳119] 210 电平上升电路
[0120] 211 构成电平上升电路的n沟道MOS阳T 阳121] 212^222 电平转换电阻 阳 122] 213、223 二极管 阳123] 214、224体二极管 阳124] 215、225输出部 阳125] 216、227低端电路部 阳126] 217、226高端电路部 阳127] 220 电平下降电路
[0128] 221 构成电平下降电路的P沟道MOS阳T
【具体实施方式】
[0129] W下参考附图，对本发明所设及的半导体集成电路装置的优选实施方式进行详细 地说明。在本说明书W及附图中，标记n或者P的层和/或区分别代表电子或空穴为多数 载流子。并且，在n和/或P上附带的+W及-，分别代表与不附带该标志的层和/或区相 比具有高杂质浓度和低杂质浓度。其中，在W下的实施方式的说明W及附图中，对同样的构 成标记相同的符号，并省略重复的说明。
[0130] (第一实施方式） 阳131] 针对第一实施方式所设及的半导体集成电路装置的构造，W自分离型的高压集成 电路装置（HVIC)为例，参考图1、2、7~9进行说明。图1是表示第一实施方式所设及的高 压集成电路装置的剖面构造的剖面图。图2是表示图1的高压集成电路装置的平面构造的 俯视图。第一实施方式所设及的HVIC80是对应构成图7所示的电力变换装置的HVIC的驱 动元件，具有控制半桥电路的IGBT114、115的导通或截止的功能。 阳132] HVIC80的连接构成（电力变换装置的电路构成）、HVIC80的电平转换功能（电平 转换电路）的电路构成、W及通过HVIC80而进行的IGBT114U15的驱动方法与现有的相 同，因此省略说明（参考图7~9的说明）。在图1中图示了在HVIC80的各个构成部件中， 低端控制电路部（第一电路部）81的逻辑部、高端控制电路部（第二电路部）82的逻辑部 W及高压结终端区化VJT)83的主要部分，图示省略电平转换电路。
[0133] 首先，针对HVIC80的平面布局进行说明。如图2所示，在P型半导体基板1，分别 选择性地配置有n型阱区2 (第一个第二导电型阱区）、n型阱区4 (第S个第二导电型阱 区）；n型阱区（第二个第二导电型阱区）3W及P型阱区（第一导电型阱区）5。在图2中 示出n型阱区2、4,n型阱区3,P型阱区5,P+型接触区43W及n+型接触区44的平面布 局，图示省略除此W外的构成。
[0134] 在n型阱区2，配置有低端控制电路部81，该低端控制电路部81从WGND的电位 (接地电位：第一电位）为基准的低电压电源（第一低电压电源）112接收（被施加）比GND 的电位高的L-VDD的电位（第二电位）。在n型阱区3,配置有高端控制电路部82,该高端 控制电路部82从WVs的电位（第=电位）为基准的低电压电源（第二低电压电源）113 接收比L-VDDW及Vs的电位高的H-VDD的电位（第四电位）。由n型阱区（第一部分）4 和P型阱区5的n型阱区4侧的部分构成HVJT83。 阳135] n型阱区4与n型阱区3接触并包围在n型阱区3的周围。也就是说，n型阱区3 的周围被HVJT83包围。n型阱区2与n型阱区4分离地配置在n型阱区4的外侧（相对 于n型阱区3侧的相反侧）。P型阱区5配置在n型阱区2和n型阱区4之间。P型阱区 5与n型阱区2接触并包围在n型阱区2的周围。并且，P型阱区5与n型阱区4连接并 包围在n型阱区4的周围。 阳136] 在P型阱区5,配置有与n型阱区4分离并包围在n型阱区4的周围的例如矩形 环状的P+型接触区（第一导电型半导体区）43。并且，在P型阱区5,在n型阱区4和P+型 接触区43之间，配置有与n型阱区4W及P+型接触区43分离并包围在n型阱区4的周 围的例如矩形环状的n+型接触区（第二导电型半导体区）44。也就是说，n型阱区4的周 围被n+型接触区44包裹，n+型接触区44的周围被P+型接触区43包裹。
[0137] 接下来，针对第一实施方式所设及的HVIC80的剖面构造进行说明。如图1所示， P型半导体基板1与GND连接。在P型半导体基板1的正面的表面层，分别选择性地设置 有n型阱区2、4、n型阱区3W及P型阱区5。在n型阱区2,作为低端控制电路部81，例 如可配置将栅极信号输出至在半桥电路的下桥臂的IGBT114的第一CMOS电路（第一P沟 道MOS阳T120aW及第一n沟道MOS阳T120b)。并且，虽然省略了图示，但在n型阱区2,作 为低端控制电路部81，例如，配置有作为电平转换电路的周边电路的在图8所示的低端电 路部216和/或在图9所示的低端电路部227等。 阳13引第一P沟道MOS阳T120a具备由n型阱区2、n+型接触区22、P+型源区23、P+型 漏区24化及栅电极25构成的通常的横向型MOS栅（由金属-氧化膜-半导体构成的绝缘 栅）构造。具体来说，在n型阱区2的基板正面侧的表面层，分别选择性地设置有n+型接 触区22心型源区23化及P+型漏区24。在n型阱区2的、P+型源区23和P+型漏区24所 夹住的部分的表面上，隔着栅极绝缘膜设置有栅电极25。源电极71与P+型源区23W及n+ 型接触区22进行欧姆接触。并且，源电极71与L-V孤连接。漏电极72与P+型漏区24进 行欧姆接触。并且，漏电极72与心0111'连接。 阳139] 第一n沟道MOS阳T12化具备由P型偏置区21、n+型漏区26、n+型源区27、P+型 接触区28W及栅电极29构成的通常的横向型MOS栅构造。具体来说，在n型阱区2的基 板正面侧的表面层，选择性地设置有作为基区的P型偏置区21。在P型偏置区21的内部， 分别设置有n+型漏区26、n+型源区27W及P+型接触区28。在P型偏置区21的、n+型漏 区26和n+型源区27所夹住的部分的表面上，隔着栅极绝缘膜设置有栅电极29。源电极73 与n+型源区27W及P+型接触区28进行欧姆接触。源电极73与GND连接。漏电极74与 n+型漏区26进行欧姆接触。并且，漏电极74与第一P沟道MOS阳T120a的漏电极72连接， 而且与kOUT连接。
[0140] n型阱区3被设置于n型阱区2和n型阱区3之间的n型阱区4包围在其周围， 并且通过在n型阱区4和n型阱区2之间包围在n型阱区4的周围的P型阱区5,而与 n型阱区2电分离。n型阱区3是W从高电压电源（主电路电源）的高电位侧Vss的电位 至GND的电位进行变动的中间电位（Vs的电位）为基准的高端浮动电位区。在n型阱区 3,作为高端控制电路部82,配置有如图8所示的高端电路部217和/或图9所示的高端电 路部226等。在图1中示出构成高端电路部217的逻辑部的第二CMOS电路（第二P沟道 MOS阳T130aW及第二n沟道MOS阳T130b)。
[0141] 第二P沟道MOS阳T130a具备由n型阱区3、n+型接触区32、P+型源区33、P+型漏 区34化及栅电极35构成的通常的横向型MOS栅构造。具体来说，在n型阱区3的基板正 面侧的表面层，分别选择性地设置有n+型接触区32、P+型源区33W及P+型漏区34。在n 型阱区3的、P+型源区33和P+型漏区34所夹住的部分的表面上，隔着栅极绝缘膜设置有 栅电极35。源电极75与P+型源区33W及n+型接触区32进行欧姆接触。并且，源电极75 与H-V孤连接。漏电极76与P+型漏区34进行欧姆接触。并且，漏电极76与H-OUT连接。
[0142] 第二n沟道MOS阳T13化具备由P型偏置区31、n+型漏区36、n+型源区37、P+型 接触区38化及栅电极39构成的通常的横向型MOS栅构造。具体来说，在n型阱区3的基 板正面侧的表面层，选择性地设置有作为基区的P型偏置区31。在P型偏置区31的内部， 分别选择性地设置有n+型漏区36、n+型源区37W及P+型接触区38。在n型阱