半导体器件及其制造方法
【专利说明】半导体器件及其制造方法
[0001]相关串请的交叉引用
[0002]2014年8月29日提交的日本专利申请2014-174823号的公开，包括说明书、附图和摘要，以引用的方式全部并入本文。
技术领域
[0003]本发明涉及一种半导体器件及其制造方法，并且该方法可以用于例如具有非易失性存储器的半导体器件的制造。
【背景技术】
[0004]作为电可写入/可擦除非易失性半导体存储器器件，EEPR0M(电可擦除可编程只读存储器)已经得到广泛使用。以闪速存储器为代表的这种广泛使用的存储器器件在其MISFET的栅极电极下方具有导电浮置栅极电极或者由氧化物膜围绕的陷阱绝缘膜。将作为存储器信息存储在浮置栅极电极或者陷阱绝缘膜中的电荷作为晶体管的阈值读出。陷阱绝缘膜是能够在其中存储电荷的膜，并且氮化硅膜是这种陷阱绝缘膜的一个示例。MISFET的阈值通过将电荷注入/发射至电荷存储区域/从电荷存储区域注入/发射电荷而变动，并且由此，其作为存储器元件而被操作。作为使用陷阱绝缘膜的非易失性半导体存储器器件的示例，可以给出使用M0N0S (金属氧化物氮化物氧化物氧化物半导体)膜的分离栅极型单
J L.ο
[0005]作为一种栅极电极形成方法，已知一种所谓的后栅极工艺(gate last process)，即，一种在衬底上形成虚设栅极电极并且然后由金属栅极电极等替代虚设栅极电极的工
ο
[0006]专利文件1 (日本特开2005-228786)号公报描述了一种具有存储器单元的非易失性半导体存储器器件。该存储器单元具有由半导体膜制成的控制栅极电极以及全硅化的存储器栅极电极。
[0007][专利文件1]
[0008]专利文件1 (日本特开2005-228786号公报)
【发明内容】
[0009]M0N0S存储器或者具有由半导体膜制成的栅极电极的MISFET具有如下问题:在沟道区域反型期间的在栅极电极中的耗尽，使晶体管的驱动能力恶化。
[0010]当使用后栅极工艺时，由于由待抛光的材料或者构件的密度导致的在抛光特性中的差异的影响，所以栅极电极的高度可以发生变化。这使得可以引起形成在栅极电极的上部上的硅化物层的膜厚度发生变化，以使得其上表面硅化，而没有将栅极电极用金属栅极电极替代。这可以导致M0N0S存储器或者MISFET的特性发生变化。
[0011]其他问题和新颖特征将通过此处的说明和对应附图而显而易见。
[0012]接下来将对在此处公开的实施例中的典型实施例的要点进行简单描述。
[0013]在一个实施例中，提供了一种半导体器件，该半导体器件通过硅化物层构成的控制栅极电极和存储器栅极电极而获得，该控制栅极电极和存储器栅极电极构成了分离栅极型M0N0S存储器的存储器单元。
[0014]在另一实施例中，还提供了一种制造半导体器件的方法，包括:使硅膜完全硅化，以形成构成了分离栅极型M0N0S存储器的存储器单元的控制栅极电极和存储器栅极电极。
[0015]根据各个实施例，可以提供一种具有改进的性能或者具有更少特性偏差的半导体器件，或者可以提供兼具这两种优点的半导体器件。
【附图说明】
[0016]图1是第一实施例的半导体器件的截面图；
[0017]图2是第一实施例的半导体器件的示意性平面图；
[0018]图3是第一实施例的半导体器件在制造步骤期间的截面图；
[0019]图4是半导体器件的在图3的制造步骤之后的制造步骤期间的截面图；
[0020]图5是半导体器件的在图4的制造步骤之后的制造步骤期间的截面图；
[0021]图6是半导体器件的在图5的制造步骤之后的制造步骤期间的截面图；
[0022]图7是半导体器件的在图6的制造步骤之后的制造步骤期间的截面图；
[0023]图8是半导体器件的在图7的制造步骤之后的制造步骤期间的截面图；
[0024]图9是半导体器件的在图8的制造步骤之后的制造步骤期间的截面图；
[0025]图10是半导体器件的在图9的制造步骤之后的制造步骤期间的截面图；
[0026]图11是半导体器件的在图10的制造步骤之后的制造步骤期间的截面图；
[0027]图12是半导体器件的在图11的制造步骤之后的制造步骤期间的截面图；
[0028]图13是半导体器件的在图12的制造步骤之后的制造步骤期间的截面图；
[0029]图14是半导体器件的在图13的制造步骤之后的制造步骤期间的截面图；
[0030]图15是半导体器件的在图14的制造步骤之后的制造步骤期间的截面图；
[0031]图16是半导体器件的在图15的制造步骤之后的制造步骤期间的截面图；
[0032]图17是半导体器件的在图16的制造步骤之后的制造步骤期间的截面图；
[0033]图18是半导体器件的在图17的制造步骤之后的制造步骤期间的截面图；
[0034]图19是示出了在“写入”、“擦除”和“读出”期间的针对所选择的存储器单元的每个部位的电压施加条件的一个示例的表格；
[0035]图20是第一实施例的半导体器件的第一修改示例在制造步骤期间的截面图；
[0036]图21是半导体器件的在图20的制造步骤之后的制造步骤期间的截面图；
[0037]图22是半导体器件的在图21的制造步骤之后的制造步骤期间的截面图；
[0038]图23是半导体器件的在图22的制造步骤之后的制造步骤期间的截面图；
[0039]图24是半导体器件的在图23的制造步骤之后的制造步骤期间的截面图；
[0040]图25是半导体器件的在图24的制造步骤之后的制造步骤期间的截面图；
[0041]图26是半导体器件的在图25的制造步骤之后的制造步骤期间的截面图；
[0042]图27是第一实施例的半导体器件的第二修改示例在制造步骤期间的截面图；
[0043]图28是半导体器件的在图27的制造步骤之后的制造步骤期间的截面图；
[0044]图29是第一实施例的半导体器件的第三修改示例的截面图；
[0045]图30是第一实施例的半导体器件的第四修改示例在制造步骤期间的截面图；
[0046]图31是半导体器件的在图30的制造步骤之后的制造步骤期间的截面图；
[0047]图32是半导体器件的在图31的制造步骤之后的制造步骤期间的截面图；
[0048]图33是半导体器件的在图32的制造步骤之后的制造步骤期间的截面图；
[0049]图34是第一实施例的半导体器件的第五修改示例的截面图；
[0050]图35是第二实施例的半导体器件在其制造步骤期间的截面图；
[0051]图36是半导体器件的在图35的制造步骤之后的制造步骤期间的截面图；
[0052]图37是半导体器件的在图36的制造步骤之后的制造步骤期间的截面图；
[0053]图38是半导体器件的在图37的制造步骤之后的制造步骤期间的截面图；以及
[0054]图39是半导体器件的在图38的制造步骤之后的制造步骤期间的截面图。
【具体实施方式】
[0055]在下文中将基于附图对各个实施例进行详细描述。在用于描述各个实施例的所有附图中，具有相同功能的构件将由相同的附图标记表示，并且将省略对其的重复说明。在以下描述的各个实施例中，原则上不再重复针对相同或者相似部分进行描述，除非另有特别需要。
[0056]符号和“ + ”指具有作为η导电类型或者ρ导电类型的相对杂质浓度。例如，η型杂质的杂质浓度按照如下顺序增加:“η ”、“η”和“η+”。
[0057](第一实施例)
[0058]根据本实施例和以下实施例的半导体器件配备有非易失性存储器(非易失性存储器元件、闪速存储器、或者非易失性半导体存储器器件)。在本实施例和以下实施例中，将通过使用具有η沟道类型MISFET (金属绝缘体半导体场效应晶体管)作为基础的存储器单元，来给出对非易失性存储器的说明。
[0059]在本实施例和下一实施例中的极性(在写入/擦除/读出操作期间施加的电压的极性或者载流子的极性)用于描述在具有η沟道MISFET作为基础MISFET的存储器单元的情况下的操作。在存储器单元具有P沟道MISFET作为基础MISFET的情况下，原则上，可以通过反转施加的电位、载流子的导电类型等的所有极性，来实现相同的操作。在本申请中，将在区分半导体膜与通过在金属膜与半导体膜之间的反应而形成的硅化物层的同时作出说明。简而言之，如此处使用的术语“硅化物”指在金属与硅之间的化合物，并且不指半导体。
[0060]<本实施例的半导体器件的结构>
[0061]将参照图1和图2对本实施例的半导体器件进行描述。图1是示出了本实施例的半导体器件的截面图。图2是包括本实施例的半导体器件的半导体芯片的示意性平面图。图1按照从图的左侧至右侧的顺序示出了存储器单元区域1A和外围电路区域1B的截面图。存储器单元区域1A和外围电路区域1B布置在半导体衬底的相同的主表面侧上，沿着的主表面的方向布置。图2是在半导体芯片的上表面上的两个位置的放大图，其中这两位位置即是供电电路部和存储器阵列。
[0062]如此处使用的术语“外围电路”指除了非易失性存储器之外的电路。在存储器模块中的外围电路是，例如，控制电路、传感放大器、列解码器、行解码器、自/至模块外部的输入/输出电路、或者供电电路，并且在存储器模块外部的是处理器，诸如，CPU、各种模拟电路、SRAM(静态随机存取存储器)模块、自/至外部的输入/输出电路等。形成在图1中的外围电路区域1B中的MISFET分别是用于外围电路的高击穿电压MISFET和低击穿电压MISFETο
[0063]在本实施例中，将对在存储器单元区域1Α中形成η沟道MISFET (控制晶体管和存储器晶体管)进行描述，但是通过反转导电类型，也可以在存储器单元区域1A中形成ρ沟道MISFET (控制晶体管和存储器晶体管)。相似地，在本实施例中，将对在外围电路区域1B中形成η沟道MISFET进行描述，但是通过反转导电类型，也可以在外围电路区域1B中形成ρ沟道MISFET。可替代地，在外围电路区域1B中可以形成η沟道MISFET和ρ沟道MISFET两者，即，CMISFET(互补型MISFET)。
[0064]如图1所示，本实施例的半导体器件具有:半导体衬底(半导体晶片)，该半导体衬底(半导体晶片)具有例如大约lQcm至10Qcm的比电阻，并且由ρ型单晶硅(Si)制成。半导体衬底SB在其主表面中具有多个沟槽，并且每个沟槽在其中具有限定有源区域并且由绝缘膜制成的元件隔离区域ST。元件隔离区域ST设置在存储器单元区域1A和沿着半导体衬底SB的主表面布置的外围电路区域B之间，以便使元件彼此电隔离。同样在存储器单元区域1A和外围电路区域1B中，设置有元件隔离区域ST，以便使多个元件彼此电隔离。
[0065]元件隔离区域ST由绝缘体诸如氧化硅制成，并且可以通过例如STI (浅沟槽隔离)或者L0C0S (局部硅氧化)而形成。此处，元件隔离区域ST通过STI形成。
[0066]形成在存储器单元区域1A中的M0N0S存储器的存储器单元MC包括控制晶体管和存储器晶体管。控制晶体管具有:控制栅极电极CG，其经由栅极绝缘膜GI3形成在半导体衬底SB上；以及一对源极区域和漏极区域，其形成在半导体衬底SB的在控制栅极电极CG侧处的上表面中。栅极绝缘膜GI3由例如氧化硅膜制成。
[0067]存储器晶体管具有:存储器栅极电极MG，其经由0N0膜0Ν形成在半导体衬底SB上；以及一对源极区域和漏极区域，其形成在半导体衬底SB的上表面中在存储器栅极电极MG侧处。控制栅极电极CG和存储器栅极电极MG经由0N0膜0Ν彼此相邻。控制晶体管和存储器晶体管共享相同的源极区域和漏极区域。虽然未图示，但是在存储器单元MC下方的半导体衬底SB在其主表面中具有ρ阱，该ρ阱通过以较低浓度注入ρ型杂质(例如，硼(B))而获得ο
[0068]这意味着，半导体衬底SB的在控制栅极电极CG和存储器栅极电极MG正下方的主表面，即，沟道区域，已经注入有P型杂质。这样执行将杂质注入到沟道区域中，以提高控制晶体管和存储器晶体管的阈值电压。然而，将杂质过度注入到沟道区域中可能放大生成在沟道区域与控制栅极电极CG和存储器栅极电极MG中的每一个之间的电场，并且在存储器单元MC中导致错误写入(干扰)。
[0069]控制晶体管是存储器单元选择晶体管，从而使得可以将其视为选择晶体管。因此，可以将控制栅极电极视为选择栅极电极。存储器晶体管是用于存储器的晶体管。
[0070]这对源极区域和漏极区域中的每一个具有LDD(轻掺杂漏极)结构，更加具体地，这种结构由作为以较低浓度注入有η型杂质(例如，As(砷)或者P(磷))的延伸区域的η型半导体区域ΕΧ以及作为具有比η型半导体区域ΕΧ的η型杂质浓度更高的η型杂质浓度的扩散层的η+型半导体区域DF组成。简而言之，其具有LDD (轻掺杂漏极)结构。在源极区域和漏极区域中的每一个中，η型半导体区域ΕΧ设置在比η +型半导体区域DF更靠近控制栅极电极CG和存储器栅极电极MG的位置处。η型半导体区域ΕΧ具有比η +型半导体区域DF的深度更小的深度。
[0071]由绝缘膜制成的侧壁SW与由栅极绝缘膜GI3和控制栅极电极CG组成的堆叠膜的侧壁中的一个邻接、并且不与存储器栅极电极MG邻接，并且其他侧壁被0Ν0膜0Ν覆盖。侧壁SW由例如氮化硅膜和氧化硅膜的堆叠膜制成。在堆叠膜和侧壁SW之间可以具有偏移间隔件，该偏移间隔件由氮化硅膜、氧化硅膜、或者两者的堆叠膜组成。
[0072]0N0膜0Ν的不与包括控制栅极电极CG的堆叠膜邻接的部分，即，与半导体衬底SB的上表面邻接的0N0膜0Ν，沿着半导体衬底SB的上表面延伸。具体而言，在与半导体衬底SB的主表面垂直的方向上延伸的0N0膜0Ν与堆叠膜的侧壁中的一个邻接，并且0N0膜0Ν的底部沿着半导体衬底SB的上表面在堆叠膜侧处延伸。这意味着，0N0膜0Ν在沿着控制栅极电极CG和存储器栅极电极MG的栅极长度方向以及与半导体衬底SB的主表面垂直的方向的截面中具有L型截面形状。换言之，0N0膜0N从在存储器栅极电极MG与控制栅极电极CG之间的区域连续地延伸至在存储器栅极电极MG与半导体衬底SB之间的区域。
[0073]0N0膜0Ν是用于存储器晶体管的栅极绝缘膜的绝缘膜，并且在其中具有电荷存储部。具体而言，0N0膜0Ν由形成在半导体衬底SB上的氧化硅膜0X1 (参照图6)、形成在氧化硅膜0X1上的氮化硅膜NT (参照图6)、以及形成在氮化硅膜NT上的氧化硅膜0X2 (参照图6)组成。为了有助于理解附图，在除了图6之外的截面图中，将0N0膜0N示出为单层，但是事实上，0N0膜0Ν具有如上文描述的堆叠结构。存储器栅极电极MG与控制栅极电极CG、以及存储器栅极电极MG与半导体衬底SB的上表面，分别在其间具有0N0膜0Ν。氧化硅膜0X1、氮化硅膜NT、和氧化硅膜0X2中的每一个具有L型截面形状。
[0074]侧壁SW与由0N0膜0Ν和存储器栅极电极MG组成的堆叠膜的侧壁中的一个邻接，并且在与控制栅极电极CG之侧相对的一侧。在堆叠膜和侧壁SW之间可以具有偏移间隔件。n+型半导体区域DF的构成源极区域和漏极区域的上表面从侧壁SW暴露出来。
[0075]一对n+型半导体区域DF在其上表面上具有经由硅化物层S1与其耦合的接触塞CPo接触塞CP是穿透层间绝缘膜IL1和在层间绝缘膜IL1上的层间绝缘膜IL2的耦合金属膜，稍后将对其进行描述。硅化物层S1由例如硅化钴层、硅化镍层、或者硅化镍铂层制成。
[0076]控制栅极电极CG和存储器栅极电极MG中的每一个由硅化物层制成。构成控制栅极电极CG和存储器栅极电极MG的硅化物层由，例如，硅化钴层、硅化镍层、或者硅化镍铂层组成。控制栅极电极CG和存储器栅极电极MG从其上表面至其下表面被硅化。这意味着，控制栅极电极CG和存储器栅极电极MG分别是完全硅化的栅极电极。
[0077]具体而言，栅极绝缘膜GI3的上表面与构成控制栅极电极CG的硅化物层邻接，并且0N0膜0Ν的在存储器栅极电极MG与半导体衬底SB之间的上表面与构成存储器栅极电极MG的硅化物层邻接。这意味着，栅极绝缘膜GI3的上表面被构成控制栅极电极CG的硅化物层覆盖；0N0膜0N的在存储器栅极电极MG与半导体衬底SB的主表面之间的上表面被构成存储器栅极电极MG的硅化物层覆盖；以及0N0膜0Ν的侧壁中的在存储器栅极电极MG与控制栅极电极CG之间的一个侧壁被构成存储器栅极电极MG的硅化物层覆盖。换言之，在控制栅极电极CG与栅极绝缘膜GI3之间不存在由硅(Si)等制成的半导体层，并且在存储器栅极电极MG与0N0膜0Ν之间不存在由硅(Si)等制成的半导体层。
[0078]控制栅极电极CG和存储器栅极电极MG中的每一个的上表面的高度是例如30nm。如此处使用的术语“高度”指在与半导体衬底SB的主表面垂直的方向上从半导体衬底SB的主表面到特定位置的距离，除非另有特别规定。
[0079]接下来，外围电路区域1B在其中具有多种场效应晶体管，S卩，高击穿电压MISFETQ2和低击穿电压MISFET Qlo低击穿电压MISFET Q1具有:栅极电极G1，其经由栅极绝缘膜GI1和绝缘膜HK按照该顺序形成在半导体衬底SB的主表面上；以及一对源极区域和漏极区域，其形成在半导体衬底SB的主表面中在栅极电极G1侧处。与形成在存储器单元区域1A中的源极区域和漏极区域相似，该源极区域和漏极区域具有作为延伸区域的η型半导体区域ΕΧ、以及作为具有比η型半导体区域ΕΧ的杂质浓度更高的杂质浓度的扩散区域的η+型半导体区域DF。
[0080]栅极绝缘膜GI1具有例如从lnm至2nm的膜厚度，并且由例如氧化硅膜制成。绝缘膜HK是用于栅极绝缘膜的绝缘膜，并且栅极电极G1是由金属膜制成的金属栅极电极。具体而言，绝缘膜HK用以覆盖栅极电极G1的底表面和侧壁。绝缘膜HK是所谓的高k膜(高介电常数膜)，即，具有比氧化硅或者氮化硅更高的介电常数(比介电常数)的绝缘材料膜。如此处使用的术语“高k膜”或者“高介电常数膜”指具有比氮化硅的介电常数更高的介电常数(比介电常数)的膜。
[0081 ] 作为绝缘膜HK，可以使用金属氧化物膜，诸如，氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或者氧化镧膜。这些金属氧化物膜可以含有氮(N)和硅(Si)中的一个或者两个。绝缘膜HK具有例如1.5nm的膜厚度。将高介电常数膜(此处，绝缘膜HK)用作栅极绝缘膜在减少泄漏电流方面是有利的，这是因为栅极绝缘膜的物理膜厚度与使用氧化硅膜相比可以制作得更大。
[0082]构成栅极电极G1的金属膜包括金属膜ME1和金属膜ME2的堆叠膜，该金属膜ME1有控制栅极电极G1的功函数的作用，该金属膜ME2形成在金属膜ME1上并且有减少栅极电极G1的电阻的作用。金属膜ME2在其底表面和侧壁处被金属膜ME1覆盖。这意味着，在绝缘膜HK和金属膜ME2之间具有金属膜ME1。
[0083]可以用作金属膜ME1或者ME2的金属膜的示例包括:氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC