由此获得的半导体器件可以具有改进的性能。这是因为，如在第一修改示例中描述的，对金属栅极的布局进行了限制。
[0279]<第五修改示例>
[0280]接下来，将参照图34对本实施例的半导体器件的第五修改示例进行描述。图34是本实施例的半导体器件的第五修改示例的截面图。图34示出了通过将在上述修改示例中描述的仅仅使电容性元件的上电极的端部硅化构造应用到在第四修改示例中描述的沟槽型电容性元件而获得的结构。
[0281]具体而言，在本修改示例中，如参照图30和图21描述的，在电容性元件区域1C中形成沟槽并且在沟槽中经由绝缘膜IF7形成硅膜PS1。在电容性元件区域1C中的上电极的硅化期间，如参照图27和图28描述的，形成使硅膜PS1的上表面的端部暴露出来并且覆盖其中心部分的绝缘膜IF6，并且然后仅仅使硅膜PS1的端部硅化，以形成硅化物层S3。
[0282]在本修改示例中，可以通过使用沟槽型电容性元件提供包括具有通过后栅极工艺形成的栅极电极的MISFET的半导体器件，来实现有效的大电容。结果，由此获得的半导体器件可以具有改进的性能。
[0283]本修改示例可以在构成M0N0S存储器和MISFET Q1和Q2的存储器单元MC中提供与参照图1至图18描述的优点相似的优点。在电容性元件中，通过使在上电极中的除了在沟槽中的区域之外的端部硅化、并且由硅膜PS1来构成在包括沟槽的内部的其他区域中的上电极，可以防止绝缘膜IF7被硅化损坏。结果，由此获得的半导体器件可以具有改进的可靠性。
[0284]与仅仅在硅膜的上部上形成硅化物层相比，如在本修改示例中的，从上电极的顶表面至底表面硅化上电极的的端部，可以扩大在硅化物层S3与硅膜PS1之间的接触面积，并且因此可以减小在接触塞CP与硅膜PS1之间的耦合电阻。结果，由此获得的半导体器件可以具有改进的性能。
[0285]由于上电极的电阻减小，所以可以在扩大耦合有接触塞CP的供电部的间隔的同时，在多个位置处向上电极供电。这增强了在电容性元件和元件隔离区域ST的布局中的自由度，并且有利于半导体器件的微型化。
[0286]上电极的上表面的高度等于控制栅极电极CG和存储器栅极电极MG中的每一个的上表面的高度，并且低于栅极电极G1和G2中的每一个的高度。这使得可以增加在层间绝缘膜IL2上的布线(未示出)与上电极之间的间隔距离，从而防止在布线与上电极之间生成寄生电容。
[0287]进一步地，由于通过自对准娃化物工艺而如上文描述的使娃膜PS1的端部娃化直至其底表面而形成的上电极具有比栅极电极G1和G2的高度更低的高度，所以可以防止在外围电路区域1B中的绝缘膜HK被在自对准硅化物工艺中的热处理损坏。
[0288]当在上电极由硅膜PS1和硅化物层S3组成的本修改示例中必须实现预定电容时，与上电极由金属栅极组成的情况相比，可以使电容性元件的布局面积减小。因此，由此获得的半导体器件可以具有改进的性能。这是因为，如在第一修改示例中描述的，对金属栅极的布局进行了限制。
[0289](第二实施例)
[0290]本实施例与上文提及的参照图1至图18描述的实施例不同。在本实施例中，在外围电路区域中的高击穿电压MISFET的栅极电极由硅化物层组成，并且此时栅极电极具有等于在存储器单元区域中的控制栅极电极和存储器栅极电极中的每一个的高度、并且低于构成在外围电路区域中的低击穿电压MISFET的金属栅极电极的高度的高度。图35至图39是本实施例的半导体器件在其各个制造步骤期间的截面图。与图3至图18相似，图35至图39示出了存储器单元区域1A和外围电路区域1B。
[0291]在本实施例的半导体器件的制造步骤中，首先，执行与参照图3至图12描述的步骤相似的步骤。然而，应注意，设置在外围电路区域1B中的高击穿电压MISFET形成区域中的栅极绝缘膜GI2上的图案不是称为“虚设栅极电极D2”而是“栅极图案GP3”。
[0292]接下来，如图35所示，执行对应于参照图13描述的步骤的步骤。具体而言，在层间绝缘膜IL1上形成绝缘膜IF5之后，去除虚设栅极电极D1。应注意，绝缘膜IF5不仅仅覆盖存储器单元区域1A，还覆盖在外围电路区域1B中的高击穿电压MISFET形成区域。这意味着，在去除虚设栅极电极D1之前形成的绝缘膜IF5覆盖栅极图案GP3以及栅极图案GP1和GP2。因此，从低击穿电压MISFET形成区域去除虚设栅极电极D1，但是保留栅极图案GP3不去除。在这点上，本实施例与第一实施例不同。
[0293]接下来，如图36所示，执行与参照图14和图15描述的步骤相似的步骤，以在通过去除虚设栅极电极D1形成的沟槽中形成栅极电极G1，该栅极电极G1是金属栅极电极。在形成金属栅极电极的步骤中，通过抛光，例如通过CMP，来去除金属膜ME(参照图14)的在层间绝缘膜IL1上的不必要的部分。此时，不由金属膜而是由硅膜组成的栅极图案GP1至GP3具有比由金属膜组成的栅极电极G1的高度更低的高度。
[0294]具体而言，在外围电路区域1B中，在高击穿电压MISFET形成区域中的栅极图案GP3以及侧壁SW和在其附近的层间绝缘膜IL1中的每一个的高度变得低于低击穿电压MISFET Q1的栅极电极G1以及侧壁SW和在其附近的层间绝缘膜IL1中的每一个的上表面的高度。
[0295]接下来，如图37所示，执行与参照图16描述的步骤相似的步骤，以在层间绝缘膜IL1上依次形成绝缘膜IF6和金属膜MF的图案。绝缘膜IF6具有与在图16中示出的结构不同的结构，并且其覆盖用于低击穿电压MISFET Q1的栅极电极G1而不覆盖用于高击穿电压MISFET的栅极图案GP3。栅极图案GP3的上表面与金属膜MF邻接。
[0296]接下来，如图38所示，执行与参照图17描述的步骤相似的步骤，以使栅极图案GP1至GP3完全硅化。通过该步骤，将栅极图案GP1硅化为控制栅极电极CG，将栅极图案GP2硅化为存储器栅极电极MG，并且将栅极图案GP3硅化为栅极电极SG。在外围电路区域1B中，在栅极绝缘膜GI2上的栅极电极SG以及在半导体衬底SB主表面中在栅极电极SG侧处的一对源极区域和漏极区域包括高击穿电压MISFET Q20栅极电极SG的全部由硅化物层组成。这意味着，构成栅极电极SG的硅化物层与在栅极电极SG正下方的栅极绝缘膜GI2的上表面邻接。
[0297]接下来，如图39所示，执行与参照图18描述的步骤相似的步骤，以形成层间绝缘膜IL2和多个接触塞CP。结果，完成本实施例的半导体器件。
[0298]本实施例可以在存储器单元区域1A中的存储器单元MC和在外围电路区域1B中的低击穿电压MISFET Q1中提供与第一实施例的优点相似的优点。
[0299]与高击穿电压MISFET Q2的栅极电极由金属栅极电极组成的情况相比，本实施例可以稳定晶体管的特性，这是因为以下原因。
[0300]高击穿电压MISFET的栅极绝缘膜厚于低击穿电压MISFET的栅极绝缘膜，从而使得在使用后栅极工艺来形成栅极电极的半导体器件中，高击穿电压MISFET的栅极电极具有减小的膜厚度。换言之，当使用后栅极工艺并且执行抛光栅极电极的上表面的步骤时，由此抛光的各个栅极电极具有基本相等的高度，从而使得随着栅极绝缘膜的厚度的增加，具有厚栅极绝缘膜的高击穿电压MISFET的栅极电极的膜厚度减小。
[0301]在这种情况下，如在图39中示出的栅极电极G1，可以由具有对栅极电极G1功函数进行控制的作用的金属膜ME1以及形成在金属膜ME1上的具有将栅极电极G1电阻减小的作用的金属膜ME2的堆叠膜，来组成高击穿电压MISFET的栅极电极。然而，随着如上文描述的栅极电极的膜厚度的减小，在制造步骤中，用于高击穿电压MISFET的栅极电极的膜厚度有可能极大地变化。由于栅极电极的膜厚度的这种变化，所以不能确保对栅极电极功函数进行控制所需的金属膜ME1的膜厚度，并且损坏了作为高击穿电压MISFET的特性的稳定性。
[0302]在本实施例中，通过使硅膜完全硅化，来形成高击穿电压MISFET Q2的栅极电极G2。即使在栅极电极G2具有减小的膜厚度时，这也可以稳定MISFET Q2的特性。结果，由此获得的半导体器件可以具有改进的可靠性。
[0303]栅极电极G2的上表面的高度等于控制栅极电极CG和存储器栅极电极MG中的每一个的上表面的高度，并且低于栅极电极G1的高度。这使得可以增加在层间绝缘膜IL2上的布线(未示出)与栅极电极G2之间的间隔距离，从而防止在布线与栅极电极G2之间生成寄生电容。
[0304]已经基于本发明的一些实施例对本发明人所做的本发明进行了描述。不言自明的，本发明不受限于这些实施例，而是可以在不背离本发明的主旨的情况下按照各种方式进行改变。
【主权项】
1.一种半导体器件，包括: 半导体衬底；以及 存储器单元，具有:第一栅极电极，包括经由第一绝缘膜而形成在所述半导体衬底之上的第一硅化物层；第二栅极电极，包括经由在其中具有电荷存储部的第二绝缘膜而形成在所述第一栅极电极的侧壁之上的第二硅化物层；以及第一源极区域和第一漏极区域，形成在所述半导体衬底的主表面中； 其中所述第二栅极电极经由所述第二绝缘膜而形成在所述半导体衬底之上； 其中所述第一硅化物层与所述第一绝缘膜的上表面邻接；并且其中所述第二硅化物层与所述第二绝缘膜的在所述第二栅极电极与所述半导体衬底之间的上表面邻接。2.根据权利要求1所述的半导体器件，进一步包括: 第一场效应晶体管，包括:第三栅极电极，是经由第三绝缘膜而形成在所述半导体衬底之上的金属栅极电极；以及第二源极区域和第二漏极区域，形成在所述半导体衬底的所述主表面中； 其中所述第一栅极电极和所述第二栅极电极中的每一个的上表面的高度低于所述第三栅极电极的上表面的高度。3.根据权利要求2所述的半导体器件， 其中在所述第一栅极电极和所述第二栅极电极、与所述第三栅极电极之间，具有第一层间绝缘膜； 其中形成在所述第一层间绝缘膜之上的第二层间绝缘膜覆盖所述第一栅极电极至所述第三栅极电极中的每一个的上表面；以及 其中穿透所述第一层间绝缘膜和所述第二层间绝缘膜的接触塞耦合至所述存储器单J L ο4.根据权利要求2所述的半导体器件， 其中所述第三栅极电极具有:第一金属膜，形成在所述第三绝缘膜之上；以及第二金属膜，形成在所述第一金属膜之上；并且 其中所述第二金属膜具有覆盖有所述第一金属膜的侧壁。5.根据权利要求2所述的半导体器件， 其中在所述第三绝缘膜与所述第三栅极电极之间具有高介电常数绝缘膜，所述高介电常数绝缘膜具有比氮化硅的介电常数更高的介电常数。6.根据权利要求2所述的半导体器件，进一步包括: 第二场效应晶体管，具有:第四栅极电极，包括经由第四绝缘膜而形成在所述半导体衬底之上的第三硅化物层；以及第三源极区域和第三漏极区域，形成在所述半导体衬底的所述主表面中； 其中所述第四绝缘膜具有比所述第三绝缘膜的膜厚度更大的膜厚度；并且 其中所述第三硅化物层与所述第四绝缘膜的上表面邻接。7.根据权利要求6所述的半导体器件， 其中所述第四栅极电极的上表面的高度低于所述第三栅极电极的上表面的高度。8.根据权利要求1所述的半导体器件，进一步包括: 上电极，包括经由第五经由绝缘膜而位于所述半导体衬底之上的第四硅化物层； 其中经由所述第五绝缘膜而彼此绝缘的所述上电极和所述半导体衬底构成电容性元件；并且 其中所述第四硅化物层与所述第五绝缘膜的上表面邻接。9.根据权利要求8所述的半导体器件， 其中所述上电极包括:所述第四硅化物层，形成在所述上电极的端部处；以及半导体膜，与所述第四硅化物层的侧壁以及所述第五绝缘膜的上表面邻接；并且 其中接触塞耦合至所述第四硅化物层的上表面。10.根据权利要求8所述的半导体器件， 其中所述半导体衬底在其上表面中具有沟槽； 其中所述沟槽填充有所述上电极的部分、以及所述第五绝缘膜； 其中所述上电极具有所述第四硅化物层、以及形成在所述沟槽中的半导体膜；并且 其中在所述半导体衬底的最上表面之上，在所述第四硅化物层与所述半导体膜之间具有边界。11.根据权利要求8所述的半导体器件，进一步包括: 第一场效应晶体管，包括:第三栅极电极，是经由第三绝缘膜而形成在所述半导体衬底之上的金属栅极电极；以及第二源极区域和第二漏极区域，形成在所述半导体衬底的所述主表面中； 其中所述上电极的上表面的高度低于所述第三栅极电极的上表面的高度。12.根据权利要求8所述的半导体器件， 其中所述上电极的上表面的高度低于所述第一栅极电极和所述第二栅极电极中的每一个的上表面的高度。13.—种制造半导体器件的方法，所述半导体器件配备有非易失性存储器的存储器单元，所述方法包括以下步骤: (a)提供半导体衬底； (b)经由第一绝缘膜而在所述半导体衬底之上形成包括第一半导体膜的第一栅极图案； (c)依次形成在其中具有电荷存储部的第二绝缘膜、以及第二半导体膜，以便覆盖所述第一栅极图案的侧壁、以及与所述侧壁相邻并且从所述第一绝缘膜暴露出来的所述半导体衬底； (d)处理所述第二半导体膜，以经由所述第二绝缘膜而在所述第一栅极图案的侧壁之上形成包括所述第二半导体膜的第二栅极图案； (e)形成层间绝缘膜，以便覆盖所述第一栅极图案和所述第二栅极图案； (f)对所述层间绝缘膜进行抛光，以使所述第一栅极图案和所述第二栅极图案暴露出来；以及 (g)在所述步骤(f)之后，将所述第一栅极图案硅化为第一硅化物层，并且将所述第二栅极图案硅化为第二硅化物层； 其中所述第一硅化物层构成用于所述存储器单元的第一栅极电极，并且所述第二硅化物层构成用于所述存储器单元的第二栅极电极；并且 其中所述第一硅化物层与所述第一绝缘膜的上表面邻接，并且所述第二硅化物层与所述第二绝缘膜的上表面邻接。14.根据权利要求13所述的制造半导体器件的方法， 其中所述方法进一步包括以下步骤: (dl)在所述步骤(e)之前，经由第三绝缘膜而在所述半导体衬底之上形成虚设栅极电极； 其中在所述步骤(e)中，所述层间绝缘膜覆盖所述第一栅极图案、所述第二栅极图案、和所述虚设栅极电极； 其中并且在所述步骤(f)中，使所述第一栅极图案、所述第二栅极图案、和所述虚设栅极电极暴露出来； 其中所述方法进一步包括以下步骤: (fl)在所述步骤(f)之后，去除所述虚设栅极电极；以及 (f2)在所述半导体衬底之上、包括在作为已经在步骤(fl)中从其处去除了所述虚设栅极电极的区域的第一沟槽的内部之上、形成了金属膜之后，通过抛光来去除在所述层间绝缘膜之上的所述金属膜，以在所述第一沟槽中形成作为用于第一场效应晶体管的金属栅极电极的第三栅极电极； 其中所述第一栅极电极和所述第二栅极电极中的每一个的上表面的高度低于所述第三栅极电极的上表面的高度。15.根据权利要求14所述的制造半导体器件的方法， 其中在所述步骤(dl)中，经由所述第三绝缘膜而在所述半导体衬底之上形成所述虚设栅极电极，并且经由具有比所述第三绝缘膜的膜厚度更大的膜厚度的第四绝缘膜而在所述半导体衬底之上形成第三栅极图案； 其中在所述步骤(e)中，所述层间绝缘膜覆盖所述第一栅极图案至所述第三栅极图案和所述虚设栅极电极； 其中在所述步骤(f)中，使所述第一栅极图案至所述第三栅极图案和所述虚设栅极电极暴露出来； 其中在所述步骤(g)中，形成所述第一硅化物层和所述第二硅化物层，并且将所述第三栅极图案硅化为第三硅化物层； 其中所述第三硅化物层包括用于第二场效应晶体管的第四栅极电极； 其中所述第三硅化物层与所述第四绝缘膜的上表面邻接；并且 其中所述第四栅极电极的上表面的高度低于所述第三栅极电极的上表面的高度。16.根据权利要求13所述的制造半导体器件的方法，进一步包括以下步骤: (d2)在所述步骤(e)之前，经由第五经由绝缘膜而在所述半导体衬底之上形成第三半导体膜； 其中在所述步骤(e)中，所述层间绝缘膜覆盖所述第一栅极图案、所述第二栅极图案、和所述第三半导体膜； 其中在所述步骤(f)中，使所述第一栅极图案、所述第二栅极图案、和所述第三半导体膜暴露出来； 其中在所述步骤(g)中，形成所述第一硅化物层和所述第二硅化物层，并且使所述第三半导体膜硅化为第四硅化物层； 其中所述第四硅化物层包括用于电容性元件的上电极； 其中在所述上电极下方的所述半导体衬底包括用于所述电容性元件的下电极；并且 其中所述第四硅化物层与所述第五绝缘膜的上表面邻接。17.根据权利要求16所述的制造半导体器件的方法， 其中在所述步骤(g)中，形成所述第一硅化物层和所述第二硅化物层，并且通过使所述第三半导体膜的端部硅化来形成所述第四硅化物层； 其中所述方法进一步包括以下步骤: (h)将接触塞耦合至所述第四硅化物层的上表面；并且 其中所述上电极包括所述第四硅化物层、以及与所述第四硅化物层的侧壁和所述第五绝缘膜的上表面邻接的所述第三半导体膜。18.根据权利要求16所述的制造半导体器件的方法，进一步包括以下步骤: (al)在所述步骤(b)之前，在所述半导体衬底的上表面中形成第二沟槽； 其中在所述步骤(d2)中，经由所述第五绝缘膜而在所述半导体衬底之上、包括在所述第二沟槽的内部之上、形成所述第三半导电膜； 其中在所述步骤(g)中，形成所述第一硅化物层和所述第二硅化物层，并且通过使在所述半导体衬底的最上表面之上的所述第三半导体膜硅化来形成所述第四硅化物层； 其中所述上电极包括所述第四硅化物层、以及形成在所述第二沟槽中的所述第三半导体膜；以及 其中在所述半导体衬底的最上表面之上在所述第四硅化物层与所述第三半导体膜之间具有边界。19.根据权利要求16所述的制造半导体器件的方法， 其中所述方法进一步包括以下步骤: (dl)在所述步骤(e)之前，经由第三绝缘膜而在所述半导体衬底之上形成虚设栅极电极； 其中在所述步骤(e)中，所述层间绝缘膜覆盖所述第一栅极图案、所述第二栅极图案、所述第三半导体膜、和所述虚设栅极电极； 其中在所述步骤(f)中，使所述第一栅极图案、所述第二栅极图案、所述第三半导体膜、和所述虚设栅极电极暴露出来； 其中所述方法进一步包括以下步骤: (fl)在所述步骤(f)之后，去除所述虚设栅极电极；以及 (f2)在所述半导体衬底之上、包括在作为在步骤(fl)中已经从其处去除了所述虚设栅极电极的区域的第一沟槽的内部之上、形成了金属膜之后，通过抛光来去除在所述层间绝缘膜之上的所述金属膜，以在所述第一沟槽中形成作为用于第一场效应晶体管的金属栅极电极的第三栅极电极； 其中所述上电极的上表面的高度低于所述第三栅极的上表面的高度。
【专利摘要】本发明的各个实施例涉及半导体器件及其制造方法。提供了一种半导体器件，其具有配备有经由电荷存储层为与彼此相邻的控制栅极电极和存储器栅极电极的存储器单元，并且性能得到改进。在具有包括通过所谓的后栅极工艺形成的金属栅极电极的栅极电极的MISFET的半导体器件中，通过使硅膜完全硅化来形成控制栅极电极和存储器栅极电极，该控制栅极电极和存储器栅极电极构成分离栅极型MONOS存储器的存储器单元。
【IPC分类】H01L21/336, H01L21/28, H01L21/8247, H01L29/423, H01L27/115, H01L29/78
【公开号】CN105390499
【申请号】CN201510542790
【发明人】天羽生淳
【申请人】瑞萨电子株式会社
【公开日】2016年3月9日
【申请日】2015年8月28日
【公告号】US20160064507