中形成ρ沟道MISFET ο可替代地，在外围电路区域1Β中可以形成η沟道MISFET和ρ沟道MISFET两者，即，CMISFET。
[0132]在半导体器件的制造步骤中，首先，如图3所示，提供半导体衬底(半导体晶片)SB,该半导体衬底(半导体晶片)SB具有大约1 Ω cm至10 Ω cm的比电阻，并且由ρ型单晶硅(Si)制成。然后，在半导体衬底SB的主表面中形成限定有源区域的元件隔离区域ST。
[0133]元件隔离区域ST由绝缘体诸如氧化硅制成，并且可以通过例如STI或者L0C0S而形成。此处，将对通过STI形成元件隔离区域进行描述。
[0134]具体而言，氧化硅膜和氮化硅膜在半导体衬底SB上按提及的顺序依次堆叠。然后，通过光刻技术和干法蚀刻，对氮化硅膜和氧化硅膜进行蚀刻，并且在半导体衬底SB的上表面中形成多个沟槽。
[0135]接下来，使用由例如氧化硅制成的绝缘膜来填充这些沟槽中的每一个，并且然后通过抛光步骤等去除在半导体衬底SB上的绝缘膜，以形成多个元件隔离区域ST。这些元件隔离区域ST形成在，例如，存储器单元区域1A与外围电路区域1B之间并且在形成在外围电路区域1B中的MISFET之间。结果，可以获得如图3所示的结构。
[0136]虽然此处未图示，但是在半导体衬底SB的主表面中在存储器单元区域1A和外围电路区域1B中形成ρ阱。可以通过例如将ρ型杂质诸如硼(B)离子注入到半导体衬底SB中来形成P阱。可以通过相同的离子注入步骤，来形成在相应的形成区域诸如存储器单元形成区域、高击穿电压MISFET形成区域和低击穿电压MISFET形成区域中的ρ阱，但是为了提供具有优化的特性的元件，也可以分别通过在注入的时候执行单独的图案化操作而通过不同的离子步骤来形成P阱。
[0137]接下来，如图4所示，在半导体衬底SB的主表面上形成用于栅极绝缘膜的绝缘膜IF1至IF3。具体而言，在存储器单元区域1A中的半导体衬底SB的上表面上形成绝缘膜IF3，并且在外围电路区域1B的半导体衬底SB的上表面上形成绝缘膜IF1和IF2。作为绝缘膜IF1至IF3，可以使用例如氧化硅膜。绝缘膜IF1和IF3通过相同的步骤来形成。绝缘膜IF2具有比绝缘膜IF1和IF3的膜厚度更大的膜厚度。
[0138]在形成绝缘膜IF1至IF3的该步骤中，首先，通过ISSG(原位蒸汽生成)氧化，在半导体衬底SB的上表面上形成具有较大膜厚度的绝缘膜IF2。然后，通过使用光刻技术和蚀刻，在从其他区域去除绝缘膜IF2的同时，将绝缘膜IF2保留在外围电路区域1B的高击穿电压MISFET形成区域中。接下来，通过热氧化等，分别在存储器单元区域1A中的半导体衬底SB上以及在外围电路区域1B的低击穿电压MISFET形成区域中，形成具有较小膜厚度的绝缘膜IF3和IF1。
[0139]当期望具有比绝缘膜IF1的膜厚度更大的膜厚度的绝缘膜IF3时，从其他区域去除绝缘膜IF2的同时保留上文提及的绝缘膜IF2的时候，保留在绝缘膜IF1的形成区域中的绝缘膜IF2，并且然后，形成绝缘膜IF3。然后，在从绝缘膜IF1的形成区域去除绝缘膜(即，绝缘膜IF1和绝缘膜IF3的堆叠膜)之后，形成比绝缘膜IF3更薄的绝缘膜IF1。这可以形成具有比绝缘膜IF1的膜厚度更大的膜厚度的绝缘膜IF3。
[0140]然后，通过例如CVD(化学汽相沉积)在半导体衬底SB上形成由多晶体硅膜制成的硅膜PS1，以便覆盖绝缘膜IF1至IF3的上表面。在形成作为非晶硅膜的硅膜PS1之后，可以执行热处理，以将由非晶硅膜制成的硅膜PS1转换为由多晶体硅膜制成的硅膜PS1。也可以在膜形成的时候或者在膜形成之后，通过杂质的离子注入，来提供作为低电阻半导体膜(掺杂多晶硅膜)的硅膜PS1。
[0141]通过稍后描述的步骤，去除通过使用硅膜PS1在外围电路区域1B中形成的虚设栅极电极，该虚设栅极电极将在稍后描述。出于减小电阻的目的而将杂质注入到在外围电路区域1B中的硅膜PS1是不必要的，但是从通过蚀刻来去除硅膜PS1的观点来看，优选的是注入例如η型杂质。待引入到硅膜PS1中的η型杂质优选地是例如磷(Ρ)。
[0142]然后，通过例如CVD在硅膜PS1上形成绝缘膜IF4。绝缘膜IF4是由例如氮化硅(SiN)制成的封盖绝缘膜。绝缘膜IF4可以具有例如大约20nm至50nm的膜厚度。
[0143]接下来，如图5所示，通过光刻技术和蚀刻，将在存储器单元区域1A中的绝缘膜IF4、硅膜PS1、和绝缘膜IF3的堆叠膜图案化。结果，在存储器单元区域1A中形成由绝缘膜IF3组成的栅极绝缘膜GI3。同样，通过该蚀刻步骤，形成由在存储器单元区域1A中的硅膜PS1组成的栅极图案GP1。栅极图案GP1，是待通过稍后的步骤被硅化为控制栅极电极的图案。栅极图案GP1是在平面图中的预定方向上延伸的图案。术语“预定方向”指在图5中的深度方向。
[0144]例如，上文提及的图案化步骤可以按照以下方式执行。具体而言，通过光刻技术和干法蚀刻，将在存储器单元区域1A中的绝缘膜IF4、硅膜PS1、和绝缘膜IF3处理到栅极图案GP1和栅极绝缘膜GI3中。可替代地，可以通过使用光刻技术和蚀刻来处理在存储器单元区域1A中的绝缘膜IF4，之后，将由此产生的绝缘膜IF4用作掩膜来处理硅膜PS1和绝缘膜 IF3。
[0145]接下来，如图6所示，在半导体衬底SB的整个主表面上形成用于存储器晶体管的栅极绝缘膜的0N0 (氧化物氮化物氧化物)膜ON。0N0膜ON覆盖半导体衬底SB的上表面以及由在存储器单元区域1A中的栅极绝缘膜GI3和IF4和栅极图案GP1组成的堆叠膜的侧壁和上表面，并且覆盖包括在外围电路区域1B中的绝缘膜IF1、IF2、和IF4和硅膜PS1的膜的侧壁和上表面。
[0146]0N0膜0N是在其中具有电荷存储部的绝缘膜。具体而言，0N0膜0N由形成在半导体衬底SB上的氧化硅膜0X1、形成在氧化硅膜0X1上的氮化硅膜NT、和形成在氮化硅膜NT上的氧化硅膜0X2的堆叠膜组成。
[0147]氧化硅膜0X1和0X2可以通过例如氧化处理(热氧化处理)或者CVD或者两者的组合来形成。作为在这个时候的氧化处理，可以使用ISSG氧化。氮化硅膜NT可以通过例如CVD来形成。
[0148]在本实施例中，氮化硅膜NT形成为具有陷阱能级的绝缘膜(电荷存储层)。从可靠性的观点来看，用作电荷存储层的膜优选地是氮化硅膜，但是其不限于氮化硅膜。例如，也可以将具有比氮化硅膜的介电常数更高的介电常数的高介电常数膜(高介电常数绝缘膜)，例如，氧化铝(铝氧化物)膜、氧化铪膜、或者氧化钽膜，用作电荷存储层或者电荷存储部。应注意，当形成0N0膜0Ν时，可以使形成在半导体衬底SB上的结构诸如硅膜PS1暴露于高温。
[0149]可以将氧化硅膜0X1的膜厚度设置为例如大约2nm至10nm ;可以将氮化硅膜NT的膜厚度设置为例如从5nm至15nm ;以及可以将氧化硅膜0X2的膜厚度设置为例如从2nm至10nmo
[0150]接下来，通过例如CVD，在半导体衬底SB的整个主表面上形成多晶体硅膜PS2，以便覆盖ΟΝΟ膜0Ν的表面。因此，0N0膜0Ν的暴露在存储器单元区域1A中的侧壁和上表面被硅膜PS2覆盖。这意味着，硅膜PS2经由0N0膜0Ν形成在栅极图案GP1的侧壁上。硅膜PS2具有例如40nm的膜厚度。可以通过首先形成作为非晶硅膜的硅膜PS2，并且然后将由非晶硅膜制成的硅膜PS2热处理为由多晶体硅膜制成的硅膜PS2，来形成硅膜PS2。硅膜PS2是例如以较高浓度注入有P型杂质(例如，硼⑶)的膜。硅膜PS2是用于形成待稍后描述的栅极图案GP2和存储器栅极电极MG的膜。
[0151]如此处使用的术语“膜厚度”指，当作为特定膜时，该膜的在与在特定膜下面的膜垂直的方向上的厚度。例如，当在沿着半导体衬底SB的主表面延伸的平面(如0N0膜0N的上表面)上并且沿着该平面形成硅膜PS2时，硅膜PS2的膜厚度指硅膜PS2的在与半导体衬底SB的主表面垂直的方向上的厚度。在硅膜PS2的部分形成为与垂直于半导体衬底SB主表面的壁(如0N0膜0Ν的侧壁)接触的情况下，膜厚度指硅膜PS2的在与侧壁垂直的方向上的厚度。
[0152]接下来，如图7所示，通过各向异性蚀刻使0N0膜0Ν的上表面暴露出来，以回蚀刻(蚀刻、干法蚀刻、或者各向异性蚀刻)硅膜PS2。在该回蚀刻步骤中，各向异性蚀刻(回蚀刻)硅膜PS2，以经由0N0膜0Ν将硅膜PS2以侧壁的形式保留在由栅极绝缘膜GI3和IF4和栅极图案GP1组成的堆叠膜的两个侧壁上。
[0153]结果，在存储器单元区域1A中形成由已经经由0N0膜0N以侧壁的形式保留在堆叠膜的侧壁中的一个侧壁上的硅膜PS2组成的栅极图案GP2。形成在栅极图案GP1的侧壁中的一个侧壁上的栅极图案GP2是待在稍后的步骤中被硅化为存储器栅极电极的半导体膜。通过上文提及的回蚀刻，使0N0膜0Ν的上表面暴露在外围电路区域1B中。
[0154]接下来，如图8所示，通过光刻技术在半导体衬底SB上形成光致抗蚀剂图案(未示出)，该光致抗蚀剂图案覆盖与栅极图案GP1的侧壁中的一个侧壁相邻的栅极图案GP2并且使与栅极图案GP1的另一侧壁相邻的硅膜PS2暴露出来。然后，通过将光致抗蚀剂图案用作蚀刻掩膜进行蚀刻，去除形成在与栅极图案GP2相对的一侧的在其之间具有栅极图案GP1的硅膜PS2。然后，去除光致抗蚀剂图案。此时，被光致抗蚀剂图案覆盖的栅极图案GP2保留下来未被蚀刻。
[0155]接下来，通过蚀刻(例如，湿法蚀刻)去除0N0膜0Ν的暴露出来的未被栅极图案GP2覆盖的部分。此时，在存储器单元区域1A中，在栅极图案GP2正下方的0N0膜0Ν保留下来未被去除。相似地，位于栅极绝缘膜GI3和IF4和栅极图案GP1的堆叠膜和栅极图案GP2之间的0N0膜0Ν保留下来未被去除。去除在其他区域中的0N0膜0Ν，从而使得在存储器单元区域1Α中的半导体衬底SB的上表面暴露出来，并且使在存储器单元区域1A和外围电路区域1B中的绝缘膜IF4的上表面暴露出来。同样，使栅极图案GP1的未与栅极图案GP2相邻的侧壁暴露出来。
[0156]按照这种方式，在半导体衬底SB上形成栅极图案GP2，以便经由在其中具有电荷存储部的ΟΝΟ膜ON与栅极图案GP1相邻。
[0157]接下来，如图9所示，通过使用光刻技术和蚀刻，将在外围电路区域1B中的绝缘膜IF4、硅膜PS1、和绝缘膜IF1和IF2图案化。在高击穿电压MISFET形成区域中，从而形成由硅膜PS1组成的虚设栅极电极D2和由绝缘膜IF2组成的栅极绝缘膜GI2。另一方面，在低击穿电压MISFET形成区域中，形成由硅膜PS1组成的虚设栅极电极D1和由绝缘膜IF1组成的栅极绝缘膜GI1。虚设栅极电极D1和D2是待在稍后的步骤中去除的半导体膜。
[0158]接下来，如图10所示，通过离子注入等形成多个η型半导体区域(杂质扩散区域)ΕΧ。具体而言，在将绝缘膜IF4、栅极图案GP1、栅极图案GP2、虚设栅极电极D1和D2、和0Ν0膜ON用作掩膜的同时，例如通过离子注入将η型杂质诸如砷(As)或者磷(P)注入到半导体衬底SB中，来形成多个η型半导体区域EX。在形成η型半导体区域EX之前，可以由例如氮化硅膜或者氧化硅膜或者两者的堆叠膜，来形成偏移间隔件，该偏移间隔件覆盖由栅极图案GP1和GP2组成的结构的侧壁、以及虚设栅极电极D1和D2中的每一个的侧壁。
[0159]在存储器单元区域1A中，形成在半导体衬底SB的上表面中在包括栅极图案GP1和栅极图案GP2的结构侧处的η型半导体区域EX，包括稍后将描述的存储器单元区域1Α的控制晶体管和存储器晶体管的源极区域和漏极区域的部分。在外围电路区域1Β中，形成在半导体衬底SB的上表面中在虚设栅极电极D1和D2中的每一个侧处的η型半导体区域ΕΧ，包括稍后将描述的外围电路区域1Β中的每个MISFET的源极区域和漏极区域的部分。在存储器单元区域1A中的η型半导体区域EX和在外围电路区域1B中的η型半导体区域EX可以通过相同的离子注入步骤来形成，但是也可以分别通过不同的离子注入步骤来形成。
[0160]接下来，如图11所示，形成覆盖包括在存储器单元区域1A中的栅极图案GP1、栅极图案GP2、栅极绝缘膜GI3和IF4、和0N0膜0Ν的结构的两个侧壁的侧壁SW。通过该步骤，在外围电路区域1B中，形成覆盖栅极绝缘膜GI1、绝缘膜IF4、和虚设栅极电极D1的堆叠膜和栅极绝缘膜GI2、绝缘膜IF4、和虚设栅极电极D2的堆叠膜中的每一个的两个侧壁的侧壁Sffo
[0161]侧壁SW可以自对准地形成，例如，通过CVD在半导体衬底SB上依次形成氧化硅膜和氮化硅膜，并且然后通过各向异性蚀刻去除氧化硅膜和氮化硅膜以使半导体衬底SB的上表面和绝缘膜IF4的上表面暴露出来。这意味着，侧壁SW可以由堆叠膜形成，但是在构成堆叠膜的膜之间的界面在该图中未示出。可以通过改进的堆叠膜的形成方法，来形成具有最适宜实现元件特性的侧壁宽度的堆叠膜，但是此处省略了对其的说明。
[0162]接下来，通过离子注入等在存储器单元区域1A和外围电路区域1B中形成n+型半导体区域(杂质扩散区域)DF。具体而言，在将绝缘膜IF4、栅极图案GP1、栅极图案GP2、虚设栅极电极D1和D2、0N0膜0N、侧壁SW等用作掩膜(离子注入保护膜)的同时，可以通过离子注入将η型杂质(例如，砷(As)或者磷(P))注入到半导体衬底SB中，来形成n+型半导体区域。n+型半导体区域DF具有比η型半导体区域EX的杂质浓度更高的杂质浓度和比η型半导体区域ΕΧ的结深度更深的结深度。
[0163]结果，形成源极区域和漏极区域，该源极区域和漏极区域由作为延伸区域的η型半导体区域ΕΧ和作为扩散层并且具有比η型半导体区域ΕΧ的杂质浓度更高的杂质浓度的η+型半导体区域DF组成，并且具有LDD结构。
[0164]在存储器单元区域1Α中，形成在半导体衬底SB的上表面中在包括栅极图案GP1和栅极图案GP2的结构侧处的η型半导体区域EX和η +型半导体区域DF，将包括稍后将形成在存储器单元形成区域1Α中的控制晶体管和存储器晶体管的源极区域和漏极区域。在外围电路区域1Β中，形成在半导体衬底SB的上表面中在虚设栅极电极D1和D2中的每一个侧处的η型半导体区域ΕΧ和η+型半导体区域DF，包括待稍后形成在外围电路区域1Β中的低击穿电压MISFET的源极区域和漏极区域。存储器单元区域1A和外围电路区域1B的相应n+型半导体区域DF可以通过相同的离子注入步骤来形成，但是也可以分别通过不同的离子注入步骤来形成。
[0165]接下来，执行作为活化退火的热处理，以活化注入到用于源极和漏极的半导体区域(η型半导体区域EX和η +型半导体区域DF)中的杂质。
[0166]接下来，形成硅化物层S1。硅化物层S1可以通过执行所谓的自对准硅化物(salicide (self aligned silicide))工艺来形成。具体而言，娃化物层S1可以按照以下方式来形成。
[0167]首先，在半导体衬底SB的整个主表面上，包括n+型半导体区域DF的上表面上和栅极图案GP2的上表面上，形成(沉积)用于形成硅化物层S1的金属膜。作为金属膜，可以使用由单金属(纯金属膜)或者合金膜制成的膜。例如，金属膜由钴(Co)膜、镍(Ni)膜、或者镍铂合金膜制成，并且其可以通过溅射等来形成。
[0168]然后，对半导体衬底SB进行热处理(用于形成硅化物层S1的热处理)，以在金属膜与n+型半导体区域DF和栅极图案GP2中的每一个的表面层部分之间发生反应。通过该热处理，在n+型半导体区域DF和栅极图案GP2中的每一个的上部上形成硅化物层S1。然后，通过湿法蚀刻等去除金属膜的未反应部分，以获得在图11中示出的结构。
[0169]硅化物层S1可以形成为例如硅化钴层、硅化镍层、或者硅化镍铂层。由于栅极图案GP1的上表面被充当封盖膜的绝缘膜IF4覆盖，所以在栅极图案GP1的上部上未形成硅化物层S1。相似地，由于外围电路区域1B的虚设栅极电极D1和D2中的每一个的上部被封盖膜覆盖，所以在这些电极的上部上未形成硅化物层S1。使栅极图案GP2的上部以侧壁的形式暴露出来，从而使得硅化物层S1形成在该暴露部分上。该硅化物层S1通过在稍后的步骤中进行的使用CMP的抛光步骤，来完全地去除。
[0170]接下来，如图12所示，在半导体衬底SB的整个主表面上形成层间绝缘膜IL1，以便覆盖栅极图案GP1、栅极图案GP2、和侧壁SW。层间绝缘膜IL1由仅由单独的氧化硅膜组成的膜制成，并且可以通过使用例如CVD来形成。层间绝缘膜IL1形成为具有比栅极图案GP1的厚度更大的厚度。
[0171]接下来，通过使用CMP等，对层间绝缘膜IL1的上表面进行抛光。通过该抛光，使外围电路区域1B的栅极图案GP1、栅极图案GP2、和虚设栅极电极D1和D2中的每一个的上表面暴露出来。具体而言，通过该抛光步骤，对层间绝缘膜IL1进行抛光，直到使栅极图案GP1、栅极图案GP2、和虚设栅极电极D1和D2中的每一个的上表面暴露出来为止。结果，去除绝缘膜IF4，并且也部分地去除侧壁SW的上部。通过该步骤，将在栅极图案GP2上的硅化物层S1与栅极图案GP2的上部的部分一起去除。
[0172]接下来，如图13所示，在通过例如CVD在层间绝缘膜IL1上形成绝缘膜IF5之后，使用光刻技术和蚀刻来处理绝缘膜IF5。绝缘膜IF5从而保留在存储器单元区域1A中。这意味着，绝缘膜IF5覆盖栅极图案GP1和GP2中的每一个的上表面，并且使虚设栅极电极D1和D2暴露出来。绝缘膜IF5由氧化硅膜或者氮化硅膜制成。
[0173]接下来，通过蚀刻来去除虚设栅极电极D1和D2。此处，在将绝缘膜IF5用作掩膜以保护栅极图案GP1和GP2的同时，通过使用例如碱性水溶液执行湿法蚀刻，来去除虚设栅极电极D1和D2。作为该碱性水溶液，使用例如氨水(ΝΗ40Η)。由于去除了虚设栅极电极D1和D2，在栅极绝缘膜GI1和GI2中的每一个上形成沟槽(凹槽或者凹痕)。在外围电路区域1B中的栅极绝缘膜GI1上的沟槽是已经从其去除了虚设栅极电极D1的区域，并且在沟槽的两侧的侧壁由侧壁SW组成。在外围电路区域1B中的栅极绝缘膜GI2上的沟槽是已经从其去除了虚设栅极电极D2的区域，并且在沟槽的两侧的侧壁由侧壁SW组成。
[0174]接下来，如图14所示，在半导体衬底SB上(S卩，在层间绝缘膜IL1上，包括每个沟槽的内表面(底表面和侧壁)上)，形成绝缘膜HK。然后，在半导体衬底SB上(即，在绝缘膜HK上)，依次形成作为用于栅极电极的导电膜的金属膜ME1和ME2，使得完全地填充每个沟槽。
[0175]在形成绝缘膜HK和金属膜ME1的步骤中，不完全地填充每个沟槽。使用形成在金属膜ME1上的金属膜ME2来完全地填充每个沟槽。也在层间绝缘膜IL1上形成由金属膜ME1和ME2组成的金属膜ME。
[0176]绝缘膜HK是用于栅极绝缘膜的绝缘膜，并且金属膜是用于栅极电极的导电膜。具体而言，绝缘膜HK是构成稍后待形成在外围电路区域1B中的低击穿电压MISFET的栅极绝缘膜的膜。绝缘膜HK是所谓的高k膜(高介电常数膜)，即，具有比氧化硅和氮化硅中的每一个的介电常数更高的介电常数(比介电常数)的绝缘材料膜。
[0177]作为绝缘膜HK，可以使用金属氧化物膜，诸如，氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或者氧化镧膜。这些金属氧化物膜可以进一步含有氮(N)和硅(Si)中的一个或者两个。绝缘膜HK可以通过例