]如图1所示的本发明实例器件结构的剖面图，具体为一种具有内嵌叉指NM0S双向SCR结构的ESD保护器件，其包括双向SCR结构的ESD电流泄放路径和内嵌叉指NM0S和寄生电阻的阻容耦合电流路径，以提高器件的ESD鲁棒性和电流导通均匀性，增强器件的维持电压，其特征在于:主要由P衬底101、P外延102、第一 N阱103、P阱104、第二 N阱105、、第一浅隔离槽106、第一 N+注入区107、第二浅隔离槽108、第一 P+注入区109、第三浅隔离槽110、第二 N+注入区111、第三N+注入区112、第二 P+注入区113、第四N+注入区114、第五N+注入区115、第四浅隔离槽116、第三P+注入区117、第五浅隔离槽118、第六N+注入区119、第六浅隔离槽120、第一多晶硅栅122、第一薄栅氧化层121、第二多晶硅栅124、第二薄栅氧化层123构成；
[0028]所述P外延102在所述P衬底101的表面区域；
[0029]在所述的P外延102表面部分区域从左到右依次设有所述第一 N阱103、所述P阱104和所述第二 N阱105，所述第一 N阱103的左侧与所P外延102的左侧边缘相连，所述第一 N阱103的右侧与所述P阱104的左侧相连，所述P阱104的右侧与所述第二 N阱105的左侧相连，所述第二 N阱105的右侧与所述P外延102的右侧边缘相连；
[0030]在所述第一 N阱103的表面部分区域从左到右依次设有所述第一浅隔离槽106、所述第一 N+注入区107、所述第二浅隔离槽108、所述第一 P+注入区109和所述第三浅隔离槽110，所述第一 N阱103的左侧边缘与所述第一浅隔离槽106左侧相连，所述第一浅隔离槽106的右侧与所述第一 N+注入区107的左侧相连，所述第一 N+注入区107的右侧与所述第二浅隔离槽108的左侧相连，所述第二浅隔离槽108的右侧与所述第一 P+注入区109的左侧相连，所述第一 P+注入区109的右侧与所述第三浅隔离槽110的左侧相连，所述第三浅隔离槽110的右侧与所述第二 N+注入区111的左侧相连；
[0031]所述第二 N+注入区111横跨在所述第一 N阱103和所述P阱104的表面部分区域；
[0032]在所述P阱104的表面部分区域从左到右依次设有所述第一多晶硅栅122、所述第一薄栅氧化层121、所述第三N+注入区112、所述第二 P+注入区113、所述第四N+注入区114、所述第二多晶硅栅124、所述第二薄栅氧化层123，所述第一多晶硅栅122在所述第一薄栅氧化层121的上方，所述第二多晶硅栅124在所述第二薄栅氧化层123的上方，所述第一薄栅氧化层121的左侧与所述第二 N+注入区111的右侧相连，所述第一薄栅氧化层121的右侧与所述第三N+注入区112的左侧相连，沟道长度D1可根据被保护电路的工作电压调节，所述第三N+注入区112的右侧与所述第二 P+注入区113的左侧相连，所述第二 P+注入区113的右侧与所述第四N+注入区114的左侧相连，所述第四N+注入区114的右侧与所述第二薄栅氧化层123的左侧相连，所述第二薄栅氧化层123的右侧与所述第五N+注入区115的左侧相连，沟道长度D2可根据被保护电路的工作电压调节；
[0033]所述第五N+注入区115横跨在所述第二 N阱105与所述P阱104的表面部分区域；
[0034]在所述第二 N阱105的表面部分区域从左到右依次设有所述第四浅隔离槽116、所述第三P+注入区117、所述第五浅隔离槽118、所述第六N+注入区119和所述第六浅隔离槽120，所述第四浅隔离槽116的左侧与所述第五N+注入区115的右侧相连，所述第四浅隔离槽116的右侧与所述第三P+注入区117的左侧相连，所述第三P+注入区117的右侧与所述第五浅隔离槽118的左侧相连，所述第五浅隔离槽118的右侧与所述第六N+注入区119的左侧相连，所述第六N+注入区119的右侧与所述第六浅隔离槽120的左侧相连，所述第六浅隔离槽120的右侧与所述第二 N阱105的右侧边缘相连；
[0035]如图2所不，第一金属1 125与所述第一 N+注入区107相连，第二金属1 126与所述第一 P+注入区109相连，第三金属1 127与所述第一多晶硅栅122相连，第四金属1 128与所述第三N+注入区112相连，第五金属1 129与所述第二 P+注入区113相连，第六金属1 130与所述第四N+注入区114相连，第七金属1 131与所述第二多晶硅栅124相连，第八金属1 132与所述第三P+注入区117相连，第九金属1 133与所述第六N+注入区119相连;
[0036]所述第三金属1 127与第一金属2 134相连，所述第五金属1 129与所述第一金属2 134相连，所述第七金属1 131与所述第一金属2 134相连，所述第四金属1 128与第十金属1 136相连，所述第六金属1 130与所述第十金属1 136相连；
[0037]所述第一金属1 125与第二金属2 135相连，所述第二金属1 126与所述第二金属2 135相连，用作器件的电极端A ;
[0038]所述第八金属1 132与第三金属2 137相连，所述第九金属1与所述第三金属2137相连，用作器件的电极端D。
[0039]如图3所示，当ESD正向脉冲作用于本发明实例器件时，所述电极端A接ESD脉冲的高电位，所述电极端D接ESD脉冲的低电位，ESD脉冲在纳秒级时间内快速上升，由所述第二 N+注入区111、所述第一多晶硅栅122、所述第一薄栅氧化层121和所述第三N+注入区112构成的NMOS Mi管，由所述第四N+注入区114、所述第二多晶硅栅124、所述第二薄栅氧化层123和所述第五N+注入区115构成的NM0S 12管，所述第一 N阱103寄生电阻Rnl和所述P阱104寄生电阻Rp形成阻容耦合效应，在所述第一多晶硅栅122与所述第二 N+注入区111之间存在寄生电容Cgs2，在所述第一多晶硅栅122与所述第三N+注入区112之间存在寄生电容Cgd2，在所述第一多晶硅栅122与所述P阱104之间存在寄生电容Cm2，在所述第二多晶硅栅124与所述第四N+注入区114之间存在寄生电容Cgsl，在所述第二多晶硅栅124与所述第五N+注入区115之间存在寄生电容Cgdl，在所述第二多晶硅栅124与所述P阱104之间存在寄生电容CMl，在所述第二 N阱105与所述P阱104之间存在寄生电容CD，其中所述寄生电容Cgsl与所述寄生电容C gd2并联连接，可等效一电容C eql，所述寄生电容CMl和所述寄生电容(^2并联连接，可等效一电容C_，由所述电容(；ql、所述电容(；q2与所述电容Cgs2、所述寄生电容Cgdl、所述寄生电容CD构成的电路可等效为电容Ctotal，所述电容Ctotal和所述寄生电阻Rp、所述寄生电容Rnl形成阻容耦合电路，可降低器件的触发电压，提高导通速度，增强电流导通的均匀性。
[0040]如图4所示，当ESD脉冲作用于本发明实例器件时，所述电极端A接ESD脉冲的低电位，所述电极端D接ESD脉冲的高电位，随着ESD脉冲的不断增大，所述寄生电阻Rp上的压降不断升高，导致所述NM0S 111管、所述NMOS M2管上的栅压不断增大，所述P阱104中的少数载流子电子在垂直向下的电场作用下，不断地向所述第一薄栅氧化层121及所述第二薄栅氧化层123的下方区域聚集，形成导电沟道，同时又可降低SCR电流泄放路径中的电流密度，增大导通电阻，提高维持电压。
[0041]由所述第一阱103、所述第一浅隔离槽106、所述第一 N+注入区107、所述第二浅隔离槽108、所述第一 P+注入区109、所述第三浅隔离槽110、所述第二 N+注入区111、所述第一多晶硅栅122、第一薄栅氧化层121、所述第三N+注入区112和所述第二 N阱105、所述第六浅隔离槽120、所述第六N+注入区119、所述第五浅隔离槽118、所述第三P+注入区117、所述第四浅隔离槽116、第五N+注入区115、所述第二多晶硅栅124、所述第二薄栅氧化层123、所述第四N+注入区114形成以所述第二 P+注入区113为中心轴的完全对称结构，可构成双向ESD防护，当ESD反向脉冲作用于本发明实例器件时，内部物理机制和ESD防护特性在ESD正、负双向脉冲作用下完全相同，以实现ESD脉冲的双向防护。
[0042]最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本