是对图4中的衬底I和衬底2进行扫描电镜检测获得的扫描电镜图；
[0036]图8至图14是本发明实施例的半导体结构的形成过程的示意图。
【具体实施方式】
[0037]如现有技术所述，由于所形成的导电膜的电学性能不稳定，导致由所述导电膜形成的导电插塞的电性能存在差异。
[0038]经过研究发现，由于受到物理气相沉积工艺的限制，不同衬底表面所形成的导电膜的电学厚度不同，导致由所述导电膜形成的导电插塞的电性能存在差异，致使各衬底之间的电连接性能不稳定。
[0039]请继续参考图1至图3，由于在形成导电膜104之前，所述衬底100表面以形成有器件层102，为了避免形成所述导电膜104的工艺对所述器件层102造成损害，所述物理气相沉积工艺的温度需要低于200°C，因此，为了保证所形成的导电膜104具有足够厚度以填充满所述通孔103，所述物理气相沉积的时间较长，通常大于2小时。然而，当所述物理气相沉积工艺的时间较长时，容易导致形成于同一批次若干衬底100表面的导电膜104的电学厚度存在差异，所述同一批次的若干衬底100为置于同一物理气相沉积设备的工艺腔中，并同时进行物理气相沉积工艺的若干衬底100，通常同一批次的衬底100数量为6个。
[0040]请参考图4，图4是对同一批次的6个衬底表面所形成的导电膜进行测量之后，得到的电学厚度比较图(box chart)。在测试过程中，分别在各衬底上取49个测试点，通过对各测试点的电阻进行测量，换算获得该测试点的导电膜电学厚度。在图4中，衬底I至衬底6即同一批次的6个衬底，以衬底I为例，衬底I对应的图形顶部为各测试点中得到的最大值，图形底部为各测试点中得到的最小值，而位于图形顶部和底部之间的线段指的是49个测试点得到的平均值。由测量结果可知，在同一批次的若干衬底表面所形成的导电膜，其电学厚度的平均值差异约为4000埃左右。经过研究发现，产生这种差异的原因在于，同一批次的若干衬底在物理气相沉积设备中进行沉积工艺时，若干衬底之间无法被均匀冷却到相同的温度。
[0041]具体请参考图5，图5是物理气相沉积设备工艺腔的剖面结构示意图，包括:腔室100 ;位于腔室100内的基座101，所述基座101用于放置若干衬底；位于腔室100顶部，且与所述基座101相对的气体输出装置102 ;位于基座101底部的冷却装置103，所述冷却装置103用于使置于基座101表面的衬底降温。具体的，所述冷却装置103包括冷水管道，所述冷水管道弯曲排布，并且经过各衬底的放置位置，所述冷水管道的两端分别具有一个入水口和一个出水口，冷水自所述入水口进入冷水管道，并从所述出水口排出。请参考图6，图6是图5中基座101与冷却管道103a的俯视示意图，所述基座101表面同时放置6个衬底400，而所述冷水管道103a位于基座底部，且所述冷水管道103a弯曲排布并通过各个衬底400的底部。
[0042]然而，冷水管道中的冷水在经过各衬底的对应位置时，温度会逐渐升高，从而导致冷水对各衬底的冷却不均匀，则在所述物理气相沉积工艺中，各衬底的温度难以保持均衡，导致部分衬底的温度较高，而部分衬底的温度较低。而对于处于物理气相沉积工艺中的衬底来说，溅射到衬底表面的金属材料原子会发生积聚并形成晶粒，而且，当衬底表面的温度越高，溅射材料所形成的晶粒尺寸越大。因此，形成于同一批次的若干衬底表面的导电膜晶粒尺寸不一致。
[0043]具体的，对图4中的衬底I和衬底6进行扫描电镜(Scanning ElectronMicroscope，简称SEM)检测，检测形成于衬底I和衬底6表面的导电膜的晶粒，获得如图7所示的扫描电镜图，其中，图7(a)为衬底I的测试结果，图7(b)为衬底6的参数结果，由图7可知，衬底I表面的导电膜晶粒较小，衬底6表面的导电膜晶粒较大。而晶粒尺寸越大，导电膜的电阻越低，则个衬底表面的导电膜电阻不一致，从而导致所述导电膜的电性能存在差异。
[0044]而且，当导电膜的晶粒尺寸不同时，后续对所述导电膜进行抛光或刻蚀工艺的速率也会存在差异。具体的，当导电膜的晶粒尺寸越大时，晶粒之间的缝隙越小，则抛光液或刻蚀液渗入晶粒缝隙之间的难度越大，则所述抛光工艺或刻蚀工艺的速率越慢。以所述导电膜的材料为铜铝合金为例，当采用湿法刻蚀工艺刻蚀同一批次形成于若干衬底表面的导电膜时，对所述导电膜的刻蚀速率能够在4000埃/分钟?6500埃/分钟之间波动，可见对形成于各衬底表面的导电膜进行刻蚀时，刻蚀速率的差异较大，容易导致以所述导电膜形成的导电结构的尺寸不均一，影响导电结构的电连接性能。
[0045]本发明实施例提供了一种解决上述问题的方法，即在物理气相沉积工艺的过程中，延长每次工艺循环中的冷却时间，使得同一批次的各衬底温度能够在工艺过程中被冷却到均衡温度；然而，这种方法会大量地延长工艺时间，不利于提高生产效率。本发明另一实施例提供了一种方法，即改变冷却管道的排布，在基座底部设置若干条冷却管道，各冷却管道分别具有入水口和出水口，各冷却管道能够分别对基座表面放置的各衬底进行冷却，使各衬底温度均衡。然而，这种方法需要对物理气相沉积设备作出改造，其成本较高，不易实施。
[0046]为了解决上述问题，本发明的实施例提出一种半导体结构的形成方法。其中，用于形成导电层的物理气相沉积设备包括相互连通的预处理腔和工艺腔。将若干衬底置于工艺腔内进行物理气相沉积工艺之后，使若干衬底进入预处理腔内，以便对形成于衬底第二表面或器件层表面的导电层进行退火处理。所述退火处理能够促进导电层材料的原子积聚，使导电层的晶粒尺寸增大。而且，当晶粒尺寸越大，所述晶粒尺寸的增大速率越慢，因此，即使所形成的导电层晶粒尺寸存在差异，也能够通过所述退火处理使若干衬底表面形成的导电层晶粒尺寸均一，保证了所述导电层的电学性能稳定。而且，在预处理腔室内进行退火，不会增加过多的工艺步骤和工艺时间，也不需要对物理气相沉积设备作出任何改变，不会提高工艺成本。
[0047]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0048]图8至图14是本发明实施例的半导体结构的形成过程的示意图。
[0049]请参考图8,提供若干衬底200,所述衬底200具有第一表面210、以及与第一表面210相对的第二表面220，所述衬底200的第一表面210具有器件层201。
[0050]所述衬底200为硅衬底、锗衬底、绝缘体上硅衬底、硅锗衬底、碳化硅衬底或II1-V族化合物衬底(例如氮化镓或砷化镓)。本实施例中，所述衬底200为硅衬底。
[0051]本实施例中，所述衬底200表面已形成有器件层201，所述器件层201包括:位于衬底200表面的器件结构；位于衬底200表面的绝缘层，所述绝缘层包围所述器件结构；位于所述绝缘层内的导电结构，所述导电结构与所述器件结构或衬底相连接。
[0052]所述器件结构用于构成芯片电路，所述器件结构包括:晶体管的栅极结构、存储器结构，传感器结构、熔丝结构、电阻、电容、电感中的一种或多种。所述绝缘层包围所述器件结构和导电结构，用于使所述器件结构和导电结构之间电隔离，所述绝缘层的材料为氧化石圭、氮化娃、氮氧化娃、低K介质材料、超低K介质材料中的一种或多种。所述导电结构与衬底200或器件结构电连接，以形成芯片电路，所述导电结构包括位于衬底200或器件结构表面的导电插塞、以及位于导电插塞顶部的互连线，所述导电结构的材料包括金属或金属化合物，包括:铜、钨、铝、钛、捏、钛、氮化钛、钽和氮化钽中的一种或多种组合。
[0053]在本实施例中，所述器件层201内的器件结构包括图像传感器结构(ContactImage Sensor,简称CIS)。而所述器件层201形成于衬底200的第一表面210,后续需要在衬底200的第二表面220形成芯片电路，或在衬底200的第二表面220键合其它已形成有芯片电路的衬底。为了使形成于衬底200第一表面210的器件层201能够与衬底200第二表面220的芯片电路实现电连接，需要在所述衬底200内形成硅通孔结构。
[0054]为了形成所述硅通孔结构，在本实施例中，所述器件层201和衬底200内形成有开口 202，后续在所述开口 202填充导电材料，即能够在开口 202内形成导电插塞，后续在形成导电插塞之后，对衬底200的第二表面220进行减薄，直至暴露出导电插塞底部，即能够在衬底200内形成硅通孔结构。所述开口 202的形成方法包括:在器件层201表面形成掩膜层，所述掩膜层暴露出需要形成开口 202的对应位置；以所述掩膜层为掩膜，采用各向异性干法刻蚀工艺刻蚀所述器件层201和衬底200，形成开口 202 ;在刻蚀工艺之后，去除所述掩膜层。
[0055]由于所述开口 202用于形成硅通孔结构，因此所述开口 202的深度较深，本实施例中，所述开口 202的深度大于100 μ m，而所述开口 202的宽度为20微米?50微米，而且所述开口 202的顶部宽度大于底部宽度，当后续在所述开口 202内沉积导电层时，易于使导电层的材料进入所述开口 202的底部，避免因开口 202顶部过早闭合，而在开口 202内部产生空隙