非易失性存储元件、非易失性存储元件组及其制造方法
【专利说明】非易失性存储元件、非易失性存储元件组及其制造方法
[0001]本申请是申请日为2011年10月8日、发明名称为“非易失性存储元件、非易失性存储元件组及其制造方法”的申请号为201110302109.7专利申请的分案申请。
[0002]相关申请的交叉引用
[0003]本申请包含与2010年10月13日向日本专利局提交的日本专利申请JP2010-230170中公开的相关主题并要求其优先权，将其全部内容通过引用并入此处。
技术领域
[0004]本发明涉及非易失性存储元件、非易失性存储元件组及其制造方法。
【背景技术】
[0005]目前，各领域中广泛使用了具有诸如EEPR0M(电可擦除可编程ROM)或闪存等非易失性存储单元的半导体装置。其重写次数、诸如数据保持稳定性(data retent1ntolerance)等可靠性的提高以及结构小型化是重要的课题。另一方面，近来市场上以浮动型为代表的闪存受到关注，这是因为据说电阻变化型非易失性存储元件不仅具有简单结构、尚速重与功能和多值技术，还具有尚可靠性，并且适用于尚性能和尚集成度的情况。
[0006]由于包含相变RAM(PRAM)的非易失性存储元件具有在两个电极之间布置有用作存储部的电阻变化层的结构，因此这种存储结构简单，并易于小型化。例如，J P -A - 2 O O 8 -153375中公开了一种非易失性存储元件，其中，电阻变化层由含有金属的离子导体构成。例如，JP-A-2006-179778中公开了一种包含硫族化物膜的非易失性存储元件。
[0007]然而，在JP-A-2008-153375中公开的非易失性存储元件中，在每个非易失性存储元件中设有第一电极。另一方面，通过使用多个非易失性存储元件共有的存储层和第二电极并规定存储层的成分，可避免图形化精度的降低以及元件结构中的膜的剥落。然而，难以彻底防止存储层发生由于进行图形化处理而带来的损伤，并且存储层的成分受到限制。在JP-A-2006-179778中公开的非易失性存储元件中，必需有两个步骤，S卩，在每个非易失性存储元件中，通过将硫族化物相变材料埋入绝缘膜内形成的孔中以形成存储层，然后形成上部电极，因此使制造工艺复杂化。
【发明内容】
[0008]因此，期望提供可避免对信息存储层造成损伤、避免元件结构中的膜发生剥落并简化其制造工艺的非易失性存储元件、非易失性存储元件组及其制造方法。
[0009]本发明的一个实施方式提供了一种非易失性存储元件组，该非易失性存储元件组包括:(A)第一绝缘层；(B)第二绝缘层，其具有第一凹部以及与第一凹部连通的第二凹部，且第二凹部的宽度大于第一凹部的宽度，并且所述第二绝缘层布置于第一绝缘层上；(C)多个电极，它们布置于第一绝缘层中，并且所述多个电极的顶面从第一凹部的底面露出；(D)信息存储层，其形成于第一凹部和第二凹部的侧壁和底面上；以及(E)导电材料层，其填充于由第二凹部中的信息存储层围成的空间中。
[0010]本发明的另一实施方式提供了一种非易失性存储元件组，该非易失性存储元件组包括:(A)第一绝缘层；(B)第二绝缘层，其具有凹部并布置于第一绝缘层上；(C)多个电极，它们布置于第一绝缘层上，并且所述多个电极的顶面从凹部的底面露出；(D)信息存储层，其形成于凹部的侧壁和底面上；以及(E)导电材料层，其填充于由凹部中的信息存储层围成的空间中。
[0011]本发明的又一实施方式提供了一种非易失性存储元件，该非易失性存储元件包括:(A)第一绝缘层；(B)第二绝缘层，其具有凹部并布置于第一绝缘层上；(C)电极，其布置于第一绝缘层中，并且所述电极的顶面从凹部的底面露出；(D)信息存储层，其形成于凹部的侧壁和底面上；以及(E)导电材料层，其填充于由凹部中的信息存储层围成的空间中。
[0012]本发明的再一实施方式提供了一种非易失性存储元件组的制造方法，该方法包括:(a)在第一绝缘层中形成多个电极，所述多个电极的顶面与第一绝缘层的顶面齐平；(b)在第一绝缘层上形成第二绝缘层，然后在第二绝缘层中形成第一凹部以及第二凹部，使电极从第一凹部的底面露出，第二凹部与第一凹部连通，且第二凹部的宽度大于第一凹部的宽度；(C)在第二绝缘层的顶面上以及第一凹部和第二凹部的侧壁和底面上形成信息存储层；(d)在整个表面上形成导电材料层;并且(e)去除第二绝缘层顶面上的导电材料层和信息存储层，以获得第一凹部以及第二凹部，第一凹部中埋有信息存储层，第二凹部中埋有信息存储层和导电材料层。
[0013]本发明的又另一个实施方式提供了一种非易失性存储元件组的制造方法，该方法包括:(a)在第一绝缘层中形成多个电极，所述多个电极的顶面与第一绝缘层的顶面齐平；
(b)在第一绝缘层上形成第二绝缘层，然后在第二绝缘层中形成凹部，使电极从凹部的底面露出；(C)在第二绝缘层的顶面上以及凹部的侧壁和底面上形成信息存储层；(d)在整个表面上形成导电材料层;并且(e)去除第二绝缘层顶面上的导电材料层和信息存储层，以获得填充于由凹部中的信息存储层围成的空间中的导电材料层形成的布线。
[0014]本发明的再另一个实施方式提供了一种非易失性存储元件的制造方法，该方法包括:(a)在第一绝缘层中形成电极，该电极的顶面与第一绝缘层的顶面齐平；(b)在第一绝缘层上形成第二绝缘层，然后在第二绝缘层中形成凹部，使电极从凹部的底面露出；(C)在第二绝缘层的顶面上以及凹部的侧壁和底面上形成信息存储层；(d)在整个表面上形成导电材料层;并且(e)去除第二绝缘层顶面上的导电材料层和信息存储层，以获得填充于由凹部中的信息存储层围成的空间中的导电材料层。
[0015]在本发明的上述实施方式的非易失性存储元件、非易失性存储元件组及其制造方法中，非易失性存储元件和非易失性存储元件组具有所谓的镶嵌(damascene)结构。于是，因为不必需利用蚀刻法而使信息存储层图形化，故可避免由于图形化而对信息存储层造成损伤。此外，由于在凹部中形成元件结构，故可避免膜的剥落。还可简化制造工艺。
【附图说明】
[0016]图1A、图1B和图1C分别为本发明的实施例1的非易失性存储元件组的示意性部分截面图、部分平面图以及示意性部分截面图。
[0017]图2为构成本发明的实施例1的非易失性存储元件组的非易失性存储元件的示意性部分截面图。
[0018]图3A和图3B分别为概念性地表示本发明的实施例1的非易失性存储元件组的示图和等效电路图。
[0019]图4A和图4B分别为本发明的实施例3的非易失性存储元件组的示意性部分截面图和部分平面图。
[0020]图5A、图5B和图5C分别为本发明的实施例4的非易失性存储元件组的示意性部分截面图、部分平面图以及示意性部分截面图。
[0021]图6A、图6B和图6C为表示本发明的实施例1的非易失性存储元件组的制造方法的图，其中，图6A为与沿图1B的箭头A-A截取的截面图同样的部分截面图，图6B为与图1B同样的部分平面图，而图6C为与沿图1B的箭头C-C截取的截面图同样的部分截面图。
[0022]图7A、图7B和图7C为接着图6A、图6B和图6C而用于表示本发明的实施例1的非易失性存储元件组的制造方法的图，其中，图7A为与沿图1B的箭头A-A截取的截面图同样的部分截面图，图7B为与图1B同样的部分平面图，而图7C为与沿图1B的箭头C-C截取的截面图同样的部分截面图。
[0023]图8A、图8B和图8C为表示本发明的实施例4的非易失性存储元件组的制造方法的图，其中，图8A为与沿图5B的箭头A-A截取的截面图同样的部分截面图，图SB为与图5B同样的部分平面图，而图SC为与沿图5B的箭头C-C截取的截面图同样的部分截面图。
[0024]图9A、图9B和图9C为接着图8A、图8B和图8C而用于表示本发明的实施例4的非易失性存储元件组的制造方法的图，其中，图9A为与沿图5B的箭头A-A截取的截面图同样的部分截面图，图9B为与图5B同样的部分平面图，而图9C为与沿图5B的箭头C-C截取的截面图同样的部分截面图。
【具体实施方式】
[0025]下面，参照【附图说明】本发明的实施方式。然而，本发明不限于所述实施例，并且所述实施例中的各种数值和材料均为示例。以下列顺序进行说明。
[0026]1.非易失性存储元件、非易失性存储元件组及其制造方法的一般性说明
[0027]2.实施例1(实施方式I的非易失性存储元件组及其制造方法)
[0028]3.实施例2(实施例1的变型)
[0029]4.实施例3(实施例1的另一变型)
[0030]5.实施例4(实施方式2的非易失性存储元件组及其制造方法)及其他[本发明的实施方式的非易失性存储元件及其制造方法以及一般性说明]
[0031]在本发明的实施方式I或2的非易失性存储元件组及其制造方法中，布置有N个电极，由电极、信息存储层和导电材料层(或布线)形成非易失性存储元件，并且非易失性存储元件组包括N个所述非易失性存储元件。
[0032]在本发明的实施方式I的非易失性存储元件组或制造方法中，可在整个表面上形成第三绝缘层，并且可在第三绝缘层上形成经由接触插头而连接于导电材料层的布线。或者，在第二绝缘层中可布置有凹部连接部，该凹部连接部将各个相邻的非易失性存储元件组的第二凹部彼此连接，可在凹部连接部的侧壁和底面上形成有信息存储层延伸部，在凹部连接部内由信息存储层延伸部所围成的空间中可填充有导电材料层延伸部，并且可由填充在第二凹部中的导电材料层和填充在凹部连接部中的导电材料层延伸部形成布线。
[0033]在本发明的实施方式I或2的非易失性存储元件组或其制造方法中以及在本发明的所述实施方式的非易失性存储元件及其制造方法中，信息存储层可包括电阻变化层，该电阻变化层随着其电阻抗值(以下简称为“电阻值”)变化而存储信息。即，非易失性存储元件可配置为电阻变化型非易失性存储元件。这种情况下，电阻变化层可由包含金属的离子导体形成，或者可由硫族化物材料形成。此外，电阻变化层可由具备巨电致电阻效应(colossal electro-resistance effect，CER效应)的材料制成。或者，非易失性存储元件可由相变存储元件(PRAM)或PMC(Programmable metallizat1n Cell，可编程金属化单元)构成，该非易失性存储元件利用下述现象作为存储元件而工作，所述现象即构成电阻变化层的相变材料可在非晶态和晶态之间变化几个数位的电阻值。这里，当电阻变化层由包含金属的离子导体形成时，电阻变化层可为具