这种方式另外布置在电极下方时，更具体的配置包括:形成于半导体基板上的选择晶体管、覆盖选择晶体管的第一绝缘层、以及与选择晶体管电连接的电极或者经由第一绝缘层中布置的接触孔(或接触孔、接点焊盘以及下层布线)而与选择晶体管电连接的电极，然而，本发明不局限于上述具体配置。
[0047]例如，选择晶体管可由已知的MIS型FET或MOS型FET构成。用于将电极和选择晶体管电连接的连接孔可由掺有杂质的多晶硅以及诸如钨、T1、Pt、Pd、Cu、TiW、TiNW、WSi2、MoSi2等高熔点金属或金属硅化物制成，并且可基于CVD方法或诸如溅射法等PVD方法而形成。第一绝缘层、第二绝缘层以及第三绝缘层的构成材料的例子包括氧化硅(S12)、氮化硅(SiN)、S1N、SOG、NSG、BPSG、PSG、BSG以及LTO。
[0048][实施例1]
[0049]实施例1提供了本发明的实施方式I的非易失性存储元件组及其制造方法。图1A、图1B和图1C分别表示实施例1的非易失性存储元件组的示意性部分截面图、部分平面图和示意性部分截面图。图1A所示的示意性部分截面图为沿图1B的箭头A-A截取的部分截面图，而图1C所示的示意性部分截面图为沿图1B的箭头C-C截取的部分截面图。图2表示构成实施例I的非易失性存储元件组的非易失性存储元件的示意性部分截面图，图3A概念性地表示了实施例1的非易失性存储元件，而图3B表示一个非易失性存储元件的等效电路图。在图1B、图4B、图5B、图7B和图9B中，对信息存储层等标以阴影线以使构成部件清楚。
[0050]实施例1的非易失性存储元件组包括:(A)第一绝缘层21;(B)第二绝缘层22，其具有第一凹部24以及与第一凹部24连通的第二凹部25，第二凹部25的宽度大于第一凹部24的宽度，并且第二绝缘层22布置于第一绝缘层21上；(C)多个电极(下部电极)31，其布置在第一绝缘层21中，并且电极31的顶面从第一凹部24的底面露出；(D)信息存储层40，其形成于第一凹部24和第二凹部25的侧壁和底面上；以及(E)导电材料层32，其填充于由第二凹部25内的信息存储层40围成的空间27中。
[0051]在实施例1中，设置了N个电极31(其中，在图示的例子中N= 2，但N不限于所述数值)，由电极31、信息存储层40以及导电材料层32构成非易失性存储元件，并且N个非易失性存储元件构成了非易失性存储元件组。在N个非易失性存储元件中，信息存储层40和导电材料层32是共用的。以虚线表示非易失性存储元件的边界和非易失性存储元件组的边界。
[0052]在实施例1中，信息存储层40包括电阻变化层，该电阻变化层通过电阻的变化来存储信息。即，实施例1的非易失性存储元件为电阻变化型非易失性存储元件。电阻变化层包括含有金属的离子导体。更具体地，电阻变化层为具有高电阻层41和离子源层42的层叠结构。高电阻层41与电极31接触。
[0053]在实施例1中，在第二绝缘层22中布置有将各个相邻的非易失性存储元件组的第二凹部25彼此连接的凹部连接部26。在凹部连接部26的侧壁和底面上形成有信息存储层延伸部40A。在凹部连接部26内由信息存储层延伸部40A围成的空间28中，填有导电材料层延伸部32A。由第二凹部25所填充的导电材料层32和凹部连接部26中所填充的导电材料层延伸部32A形成布线(位线)33。
[0054]在电极31下方布置有由场效应晶体管构成的选择晶体管TR。布线(位线)33延伸的方向与场效应晶体管的栅极12(用作所谓的字线)延伸的方向垂直。具体来说，在硅半导体基板10的由隔离区11围绕的部分中形成有选择晶体管TR，并且以第一绝缘层21覆盖选择晶体管TR。一个源极/漏极区14B由钨插头形成，并经由还用作接触孔的电极31而连接于信息存储层40。另一源极/漏极区14A经由钨插头15连接于感测线16。在图中，附图标记13代表栅极绝缘膜。
[0055]离子源层42由导电或半导电薄膜(例如，由GeSbTe、GeTe、GeSe、GeS、SiGeTe或SiGeSbTe形成的薄膜的层叠结构，或者所述薄膜与由例如Ag、Ag合金、Cu、Cu合金、Zn或Zn合金形成的薄膜的层叠结构)形成，所述导电或半导电薄膜包含选自Cu、Ag和Zn中的至少一种元素(原子)以及选自Te、S和Se中的至少一种元素(硫族元素)(原子)。高电阻层41可由金属材料、稀土元素、其氧化物或氮化物或混合物、或者半导体材料制成。在实施例1中，离子源层42具体地包含Cu和Te，并更具体地由CuZnTeAlGe制成，而高电阻层41由氧化钆(GdOx)制成。这里，Cu、Ag和Zn为当变为阳离子时可易于在离子源层42或高电阻层41中移动的元素(原子)。另一方面，Te、S和Se为当电流在信息存储层40中流动时可使离子源层42的电阻值低于高电阻层41的电阻值的元素(原子)。在离子源层42中，当使用Cu等作为变为阳离子的元素而使用Te等作为硫族元素(原子)，并使电流在信息存储层40中流动时，离子源层42的电阻值可设定为低于高电阻层41的电阻值，并且电阻值大幅变化的部分可局限于离子源层42，从而提高存储操作的稳定性。离子源层42可具有两层或多层的层叠结构。例如，当离子源层包括两层时，可使用这样的两层结构，所述的两层为含有Cu、Ag和Zn中的至少一种金属元素(原子)的薄层以及含有Te、S和Se中的至少一种硫族元素(原子)的导电或半导电薄膜。靠近高电阻层的薄膜可由含有金属元素(原子)的薄层构成。
[0056]或者，当信息存储层40为具有高电阻层41和离子源层42的层叠结构时，高电阻层41大多数情况下可包含碲(Te)作为阴离子成分，而离子源层42包含至少一种金属元素以作为可电离为阳离子的元素，并且包含碲(Te)、硫(S)和砸(Se)中的至少一种元素(硫族元素)(原子)以作为可电离为阴离子的元素。具体来说，高电阻层41可由AlTe制成，而离子源层42可由CuTeZrAlGe制成。
[0057]在实施例1的非易失性存储元件中，当在电极31和导电材料层32之间施加电压时，电极31或导电材料层32中包含的金属原子作为离子扩散至离子源层42中，并且离子源层42的诸如电阻值或电容值等电气特性发生变化。因此，可利用电气特性的变化来呈现存储功能。或者，离子源层42中的金属原子被电离，并且离子扩散至高电阻层41中并在负电极处与电子结合从而析出，或者离子扩散至高电阻层41中并保持在该层中。结果，在高电阻层41中形成包含大量金属原子的电流路径，或者在高电阻层41中形成由金属原子引起的多个缺陷，从而减小了高电阻层41的电阻值。这时，离子源层42的电阻值最初低于存储信息(数据)前的高电阻层41的电阻值。于是，通过减小高电阻层41的电阻值，存储元件的总电阻值也减小，从而呈现存储功能。
[0058]下面，更详细地说明实施例1的非易失性存储元件的操作。
[0059][信息的写入]
[0060]当将正电位(阳电位)施加给导电材料层32而将负电位(阴电位)或零电位施加给电极31时，离子源层42中的金属离子被电离，并且所述离子扩散至高电阻层41中，并在电极处与电子结合从而析出，或者所述离子扩散至高电阻层41中并保持在该层中。结果，在高电阻层41中形成包含大量金属原子的电流路径，或者在高电阻层41中形成由金属原子引起的多个缺陷，从而减小了高电阻层41的电阻值。这时，离子源层42的电阻值最初低于存储信息(数据)前的高电阻层41的电阻值。于是，通过减小高电阻层41的电阻值，存储元件的总电阻值也减小。即，非易失性存储元件导通(变为电连通状态)。这时，非易失性存储元件的总电阻为写入电阻。
[0061]随后，当停止对电极31和导电材料层32施加电压且于是没有电压施加于非易失性存储元件时，非易失性存储元件的电阻值保持在较低状态。以此记录(写入)信息(数据)。
[0062][信息的擦除]
[0063]当将负电位施加于导电材料层32而将正电位或零电位施加于电极31时，构成高电阻层41中所形成的电流路径或者杂质能级的金属元素被电离，并且离子移动至高电阻层41中并返回离子源层42。结果，电流路径或缺陷从高电阻层41中消失，于是高电阻层41的电阻值升高。这时，由于离子源层42的电阻值最初低，故非易失性存储元件的总电阻值随着高电阻层41的电阻值的升高而升高。即，非易失性存储元件截止(变为电断开状态)。这时，非易失性存储元件的总电阻为擦除电阻。
[0064]随后，当停止对电极31和导电材料层32施加电压且于是没有电压施加给非易失性存储元件时，非易失性存储元件的电阻值保持在升高后的状态。以此擦除所记录的信息(数据)。
[0065]通过重复进行这些过程，可对非易失性存储元件重复进行信息的记录(写入)和对所记录的信息的擦除。
[0066]这时，例如，当其中非易失性存储元件的总电阻作为写入电阻的状态(低电阻状态)对应于信息“I”，而其中非易失性存储元件的总电阻作为擦除电阻的状态(高电阻状态)对应于信息“O”时，通过对导电材料层32施加正电位，可使非易失性存储元件中存储的信息由“O”跳变为“I”，并且通过对导电材料层32施加负电位，可使非易失性存储元件中存储的信息由T跳变为“O”。
[0067][信息的读出]
[0068]为读出所写入的信息，例如可将正电位施加给导电材料层32，而将负电位或零电位施加给电极31。这时，施加给导电材料层32的正电位值设定为低于当写入信息时施加给导电材料层32的正电位值。于是，可检测非易失性存储元件的电阻值并读出非易失性存储元件中存储的信息。只要可读出电阻值，正电位的施加对象不限于导电材料层32，而可以是电极31。
[0069]这样，在实施例1中，利用非易失性存储元件进行信息的记录和擦除，该非易失性存储元件具有在第一凹部24中层叠有高电阻层41和离子源层42的简单结构。于是，即便在使非易失性存储元件小型化的情况下，仍可易于记录并擦除信息。因为无需任何供电即可保持信息存储层40的电阻值，故可长期存储信息。由于信息存储层40的电阻值不变且不必进行闪存操作(flash operat1n)，故可降低功耗。
[0070]下面，参照图6A、图6B、图6C以及图7A、图7B、图7C来说明实施例1的非易失性存储元件组的制造方法。实施例1的非易失性存储元件组的制造方法是基于所谓的镶嵌法。图6A和图7A为与沿图1B的箭头A-A截取的截面图同样的部分截面图，图6B和图7B为与图1B同样的部分平面图，而图6C和图7C为与沿图1B的箭头C-C截取的截面图同样的部分截面图。在图中，未图示位于电极31下方的非易失性存储元件的部件(选择晶体管TR等)。
[0071][步骤100]
[0072]首先，在第一绝缘层21中形成顶面与