实现图9A、图9B和图9C所示的状态。通过恰当地设计凹部54的深度和宽度，在凹部54的侧壁和底面上形成信息存储层40，并且在凹部54中形成由信息存储层40围成的空间57。
[0108][步骤4:30]
[0109]接下来，基本上类似于实施例1中的步骤130，使用溅射法在整个表面上形成导电材料层32。
[0110][步骤440]
[0111]然后，基本上类似于实施例1中的步骤140，例如使用化学/机械研磨法(CMP法)，去除第二绝缘层22顶面上的导电材料层32和信息存储层40。这样，可使用镶嵌法而获得其中埋有信息存储层40和导电材料层32的凹部54(参照图5A、图5B和图5C)。可获得填充在凹部54内的由信息存储层40围成的空间57中的导电材料层32，并获得包括导电材料层32的布线36 ο
[0112]在实施例4中，非易失性存储元件组具有所谓的镶嵌结构。于是，因为不必利用蚀刻法以使信息存储层图形化，故可避免由于图形化而对信息存储层造成的损伤。由于元件结构形成在凹部中，故可避免膜的剥落。此外，可简化制造工艺。
[0113]在一些情况下，类似于实施例3，可在整个表面上形成第三绝缘层，并且在第三绝缘层上可进一步形成经由接触插头而连接于导电材料层32的布线。这种情况下，除了未设置电极31外，在非易失性存储元件组的一端可布置有与非易失性存储元件具有相同配置和构造的连接部，并且在连接部上可布置接触插头。这样，可防止当在导电材料层上形成接触插头时接触插头35凸出，并可减小接触电阻。
[0114]尽管参照优选的实施例描述了本发明，然而本发明不限于这些实施例。实施例中所描述的非易失性存储元件组和非易失性存储元件的配置和构造、各种层叠结构以及所使用的材料等仅为示例，并且可适当地变更。非易失性存储元件的信息存储层可由其中依次层叠有第一磁性材料层、隧道绝缘膜以及第二磁性材料层的层叠结构构成，并且该信息存储层可通过由于其磁化反转状态而造成的电阻的变化来存储信息。
[0115]本领域的技术人员应当明白，在不脱离所附权利要求及其等同物的范围内，取决于设计需要和其它因素可出现各种变化、组合、子组合和替代。
【主权项】
1.一种非易失性存储元件组，其包括: (A)第一绝缘层； (B)第二绝缘层，其具有第一凹部以及与所述第一凹部连通的第二凹部，所述第二凹部的宽度大于所述第一凹部的宽度，并且所述第二绝缘层布置于所述第一绝缘层上； (C)多个电极，它们布置于所述第一绝缘层中，并且每个所述电极的顶面在所述第一凹部的底面处露出； (D)信息存储层，其形成于所述第一凹部和所述第二凹部的侧壁和底面上；以及 (E)导电材料层，其填充在由所述第二凹部中的所述信息存储层围成的空间中。2.如权利要求1所述的非易失性存储元件组，其中，所述电极的数目为N，N大于等于2，由所述电极、所述信息存储层以及所述导电材料层形成多个非易失性存储元件，并且所述非易失性存储元件组包括N个所述非易失性存储元件。3.如权利要求1所述的非易失性存储元件组，其中，在所述第二绝缘层上形成有第三绝缘层，并且，在所述第三绝缘层上形成有经由接触插头而连接于所述导电材料层的布线。4.如权利要求1所述的非易失性存储元件组，其中，所述非易失性存储元件组包括多个非易失性元件，在所述第二绝缘层中布置有使相邻的所述非易失性存储元件组的所述第二凹部彼此连接的凹部连接部， 在所述凹部连接部的侧壁和底面上形成有信息存储层延伸部， 在由所述凹部连接部中的所述信息存储层延伸部围成的空间中填有导电材料层延伸部，并且 由填充在所述第二凹部中的所述导电材料层和填充在所述凹部连接部中的所述导电材料层延伸部构成布线。5.如权利要求1所述的非易失性存储元件组，其中，所述信息存储层包括通过电阻的变化来存储信息的电阻变化层。6.如权利要求5所述的非易失性存储元件组，其中，所述电阻变化层具有高电阻层和离子源层的层叠结构。7.如权利要求6所述的非易失性存储元件组，其中，所述离子源层包含选自碲、硫和砸中的至少一种元素以及选自铜、锆和铝中的至少一种元素，并且通过当向对应的非易失性存储元件施加预定电压时使所述选自铜、锆和铝中的至少一种元素扩散至所述高电阻层中，从而使所述高电阻层的电阻降低。8.一种非易失性存储元件组，其包括: (A)第一绝缘层； (B)第二绝缘层，其具有凹部并布置于所述第一绝缘层上； (C)电极，其布置于所述第一绝缘层中，并且每个所述电极的顶面在所述凹部的底面处露出； (D)信息存储层，其形成于所述凹部的侧壁和所述底面上；以及 (E)导电材料层，其填充在由所述凹部中的所述信息存储层围成的空间中。9.如权利要求8所述的非易失性存储元件组，其中，所述电极的数目为N，N大于等于2，由所述电极、所述信息存储层以及所述导电材料层形成多个非易失性存储元件，并且所述非易失性存储元件组包括N个所述非易失性存储元件。10.如权利要求8所述的非易失性存储元件组，其中，所述电阻变化层具有高电阻层和离子源层的层叠结构。11.如权利要求10所述的非易失性存储元件组，其中，所述离子源层包含选自碲、硫和砸中的至少一种元素以及选自铜、锆和铝中的至少一种元素，并且通过当向对应的非易失性存储元件施加预定电压时使所述选自铜、锆和铝中的至少一种元素扩散至所述高电阻层中，从而使所述高电阻层的电阻降低。12.一种非易失性存储元件，其包括: (A)第一绝缘层； (B)第二绝缘层，其具有凹部并布置于所述第一绝缘层上； (C)电极，其布置于所述第一绝缘层中，并且所述电极的顶面从所述凹部的底面露出； (D)信息存储层，其形成于所述凹部的侧壁和底面上；以及 (E)导电材料层，其填充在由所述凹部中的所述信息存储层围成的空间中。13.如权利要求12所述的非易失性存储元件，其中，所述信息存储层包括通过电阻的变化来存储信息的电阻变化层。14.如权利要求13所述的非易失性存储元件，其中，所述电阻变化层具有高电阻层和离子源层的层叠结构。15.如权利要求14所述的非易失性存储元件，其中，所述离子源层包含选自碲、硫和砸中的至少一种元素以及选自铜、锆和铝中的至少一种元素，并且通过当向所述非易失性存储元件施加预定电压时使所述选自铜、锆和铝中的至少一种元素扩散至所述高电阻层中，从而使所述高电阻层的电阻降低。16.—种非易失性存储元件组的制造方法，该方法包括: (a)在第一绝缘层中形成多个电极，每个所述电极的顶面与所述第一绝缘层的顶面齐平； (b)在所述第一绝缘层上形成第二绝缘层，然后在所述第二绝缘层中形成第一凹部以及第二凹部，使所述电极从所述第一凹部的底面露出，所述第二凹部与所述第一凹部连通，且所述第二凹部的宽度大于所述第一凹部的宽度； (c)在所述第二绝缘层的顶面上以及所述第一凹部和所述第二凹部的侧壁和底面上形成信息存储层； (d)在所述信息存储层上形成导电材料层;并且 (e)去除所述第二绝缘层的顶面上的所述导电材料层和所述信息存储层，以获得所述第一凹部以及所述第二凹部，所述第一凹部中埋有所述信息存储层，所述第二凹部中埋有所述信息存储层和所述导电材料层。17.如权利要求16所述的方法，其中，所述电极的数目为N，N大于等于2，由所述电极、所述信息存储层以及所述导电材料层构成多个非易失性存储元件，并且，所述非易失性存储元件组包括N个所述非易失性存储元件。18.如权利要求16所述的方法，还包括: 在步骤(e)之后，在所述第二绝缘层上形成第三绝缘层;并且 在所述第三绝缘层上形成经由接触插头而连接于所述导电材料层的布线。19.如权利要求16所述的方法，其中，在步骤(b)中，在所述第二绝缘层中形成将相邻的所述非易失性存储元件组中的所述第二凹部彼此连接的凹部连接部； 在步骤(C)中，在所述凹部连接部的侧壁和底面上形成信息存储层延伸部； 在步骤(e)中，去除所述第二绝缘层的顶面上的所述导电材料层和所述信息存储层，以获得所述埋有所述信息存储层的第一凹部、所述埋有所述信息存储层和所述导电材料层的第二凹部以及埋有所述信息存储层延伸部和所述导电材料层延伸部的所述凹部连接部，并且由所述第二凹部和所述凹部连接部中填充的所述导电材料层和所述导电材料层延伸部形成布线。20.—种非易失性存储元件组的制造方法，该方法包括: (a)在第一绝缘层中形成多个电极，每个所述电极的顶面与所述第一绝缘层的顶面齐平； (b)在所述第一绝缘层上形成第二绝缘层，然后在所述第二绝缘层中形成凹部，使所述电极从所述凹部的底面露出； (C)在所述第二绝缘层的顶面上以及所述凹部的侧壁和所述底面上形成信息存储层； (d)在所述信息存储层上形成导电材料层;并且 (e)去除所述第二绝缘层的顶面上的所述导电材料层和所述信息存储层，以获得由在所述凹部中的所述信息存储层围成的空间中填充的所述导电材料层形成的布线。21.如权利要求20所述的方法，其中，所述电极的数目为N，N大于等于2，由所述电极、所述信息存储层以及所述布线形成多个非易失性存储元件，并且，所述非易失性存储元件组包括N个所述非易失性存储元件。22.—种非易失性存储元件的制造方法，该方法包括: (a)在第一绝缘层中形成电极，该电极的顶面与所述第一绝缘层的顶面齐平； (b)在所述第一绝缘层上形成第二绝缘层，然后在所述第二绝缘层中形成凹部，使所述电极从所述凹部的底面露出； (C)在所述第二绝缘层的顶面上以及所述凹部的侧壁和所述底面上形成信息存储层； (d)在所述信息存储层上形成导电材料层;并且 (e)去除所述第二绝缘层的顶面上的所述导电材料层和所述信息存储层，使得所述导电材料层填充由所述凹部中的所述信息存储层围成的空间。
【专利摘要】本发明提供了非易失性存储元件组、非易失性存储元件及其制造方法，所述非易失性存储元件组包括：(A)第一绝缘层；(B)第二绝缘层，其具有第一凹部以及与第一凹部连通的第二凹部，且第二凹部的宽度大于第一凹部的宽度，并且第二绝缘层布置于第一绝缘层上；(C)多个电极，它们布置于第一绝缘层中，并且多个电极的顶面从第一凹部的底面露出；(D)信息存储层，其形成于第一凹部和第二凹部的侧壁和底面上；以及(E)导电材料层，其填充在由第二凹部中的信息存储层围成的空间中。本发明可避免由于图形化而对信息存储层造成损伤。此外，可避免膜的剥落。还可简化制造工艺。
【IPC分类】H01L21/8247, H01L27/115
【公开号】CN105514114
【申请号】CN201610028977
【发明人】角野润, 本田元就
【申请人】索尼公司
【公开日】2016年4月20日
【申请日】2011年10月8日
【公告号】CN102446922A, CN102446922B, US8519377, US8952348, US20120091415, US20130341582