用于嵌入式存储器和逻辑技术的垂直晶体管器件的制作方法
【技术领域】
[0001]本发明的实施例涉及半导体器件的领域，并且具体而言涉及用于嵌入式存储器和逻辑技术的垂直晶体管器件。
【背景技术】
[0002]对于过去的几十年，集成电路中特征的缩放已经成为不断增长的半导体产业背后的驱动力。缩放到越来越小的特征实现了功能单元在半导体芯片的有限基板面上的密度增大。例如，缩小的晶体管尺寸允许在芯片上并入的存储器器件数量增大，从而导致产品的制造具有的容量增大。然而，对不断增大的容量的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。
[0003]经典的晶体管缩放使得设计具有较高驱动电流和/或较低泄漏电流的晶体管越来越困难。平面晶体管遭受难以构建非对称晶体管的缺点，在所述非对称晶体管中，源极的设计可以与晶体管的沟道和漏极端处的设计独立。
【附图说明】
[0004]图1示出了根据本发明的一个实施例的具有从沟道的源极端到沟道的漏极端而变化的有效质量的垂直晶体管器件。
[0005]图2示出了根据本发明的一个实施例的具有从沟道的源极端到沟道的漏极端而变化的有效质量的垂直晶体管器件100的仿真。
[0006]图3示出了常规的垂直晶体管器件。
[0007]图4A示出了根据本发明的一个实施例的形成垂直晶体管器件的方法。
[0008]图4B示出了根据本发明的一个实施例的晶体管层的垂直叠置体401。
[0009]图4C示出了根据本发明的一个实施例的垂直晶体管器件450。
[0010]图4D示出了根据本发明的一个实施例的垂直晶体管器件470。
[0011]图5A示出了根据本发明的一个实施例的晶体管层的垂直叠置体500。
[0012]图5B示出了根据本发明的一个实施例的垂直晶体管器件550。
[0013]图5C示出了根据本发明的一个实施例的垂直晶体管器件570。
[0014]总体上，图6示出了根据本发明的一个实施例的垂直晶体管器件600。
[0015]总体上，图7示出了根据本发明的一个实施例的垂直晶体管器件700。
[0016]总体上，图8示出了根据本发明的一个实施例的垂直晶体管器件800。
[0017]总体上，图9示出了根据本发明的一个实施例的垂直晶体管器件900。
[0018]总体上，图1OA示出了根据本发明的一个实施例的具有类晶闸管架构的垂直晶体管器件1000。
[0019]总体上，图1OB示出了根据本发明的一个实施例的具有类晶闸管架构的垂直晶体管器件1000的电流特性。
[0020]图11示出了在WFl与WF2相同时的能带隙。[0021 ]图12示出了根据一个实施例的在WFl与WF2不同时的能带隙。
[0022]图13示出了根据本发明的一个实施例的垂直晶体管器件1300。
[0023]图14示出了根据一个实施例的显示栅极中的功函数的变化的图表。
[0024]图15示出了根据本发明的一个实施方式的计算设备。
【具体实施方式】
[0025]描述了对垂直场效应晶体管的设计。在以下说明书中，阐述了许多具体细节，例如具体的集成和材料机制，以便提供对本发明的实施例的透彻理解。对本领域技术人员将显而易见的是，本发明的实施例可以在没有这些具体细节的情况下得以实践。在其它实例中，并未详细描述诸如集成电路设计布局的公知的特征，以免不必要地使本发明的实施例难以理解。此外，应当理解的是，附图中所示出的各个实施例是说明性的表示，并且不必按比例来绘制。
[0026]在一个实施例中，垂直晶体管器件包括可以独立控制的沟道、源极区以及漏极区。采用使沟道的源极端可以在组分上与沟道和沟道的漏极端显著不同的受控的方式将变化引入垂直晶体管器件的沟道中。该垂直晶体管器件在不增加截止状态泄漏电流的情况下增加驱动电流，或者在不显著减小器件的驱动电流的情况下减小截止状态泄漏电流。垂直晶体管器件可以包括在源极端处的增强的注入速度层、通过对沟道使用不同的材料(与源极区和漏极区相比)而应变的沟道、或通过使用单一沟道材料或具有沿着沟道从源极端到漏极端变化的组分的材料而在源极端与漏极端之间单调地应变的沟道。垂直晶体管器件可以包括具有源极注入区和如以上所述的一个或多个沟道变化两者的沟道。这些变化可以实施在IV族材料(例如，S 1、Ge、S i Ge等)或II1-V族材料或IV族材料与111 -V族材料的组合中。垂直晶体管器件还可以在从沟道的源极端移动到沟道的漏极端时改变栅极的功函数。总体上，本文所描述的实施例可以适于用于嵌入式存储器和具有低功率应用的逻辑器件的高性能或缩放的晶体管。
[0027]图1示出了根据本发明的一个实施例的具有从沟道的源极端到沟道的漏极端变化的有效质量的垂直晶体管器件。垂直晶体管器件100包括源极区100、沟道120、漏极区130、栅极区140、以及电介质区150。在一个实施例中，源极区100具有有效质量材料Meff2，并且沟道和漏极区具有不同的有效质量材料Meffl Jeff 2比Meffl具有更高的有效质量(例如，Meff可以近似等于2*Meffl)。更高的有效质量意味着更高的态密度，这会导致更多的电子注入到沟道中并且导致更多的漏极电流。栅极长度可以固定在15纳米(nm)，而本体厚度122近似为5nm。
[0028]图2示出了根据本发明的一个实施例的具有从沟道的源极端到沟道的漏极端变化的有效质量的垂直晶体管器件100的仿真。可以利用器件100的非平衡格林函数(NEGF)量子输运来执行该仿真。曲线210表示在整个源极、沟道和漏极区上的具有Meffl的控制晶体管的特性。曲线220表不晶体管100，在该晶体管100中，源极区具有$父尚的有效质量(例如，Meff2)而沟道和漏极区具有较低的有效质量(例如，MeffI)。具有不同有效质量的晶体管的曲线220在Vg等于0.5伏特的情况下具有比控制晶体管的驱动电流(ID)大近似50%的驱动电流。与曲线210相比，曲线220具有近似相同或相同的截止状态泄漏电流。
[0029]图3示出了常规的垂直晶体管器件。器件300包括衬底302(底部接触部)、n+源极区310、p型沟道区320、n+漏极区332、顶部接触部340、以及栅极区341。该器件300可以通过以下方式进行制造:首先利用离子注入对η+漏极区进行掺杂、对垂直柱体进行蚀刻、利用另一种离子注入对η+源极区310和衬底进行掺杂、以及形成栅极区342。沟道区在沟道的源极端和漏极端处几乎完全相同。所注入的离子可以在所注入的层中具有分布(例如，高斯)，并且可能具有由注入引起的缺陷。将需要诸如高温1000C掺杂剂激活快速热退火之类的退火来修复注入损伤中的一些注入损伤并且激活掺杂剂。所得到的注入离子分布通常为宽泛的。
[0030]图4a示出了根据本发明的一个实施例的形成垂直晶体管器件的方法。在方框403，方法400包括在衬底(例如，底部接触部)上沉积(例如，外延的、CVD,MO-CVD、PVD、ALD等)源极层或漏极层(例如，例如，η+硅)ο在方框404，在源极层或漏极层上沉积(例如，外延的、CVD、M0-CVD、PVD、ALD等)沟道层(例如，p型)。在方框405，在沟道层上沉积(例如，外延的、CVD ,MO-CVD、PVD、ALD等)漏极层或源极层(例如，η+硅)。在方框406，在漏极层或源极层上沉积顶部接触部。在方框407，执行一个或多个光刻操作以用于将所沉积的层图案化。一个或多个光致抗蚀剂或硬掩蔽层(例如，氮化物、氧化物)可以用于将所沉积的层图案化。在方框408，对顶部接触部、漏极层或源极层、沟道层、以及源极层或漏极层进行蚀刻以形成无注入的垂直叠置体，该垂直叠置体包括顶部接触部区、具有侧壁的漏极区(或具有侧壁的源极区)、具有侧壁的沟道区、以及沉积在衬底上的具有侧壁的源极区(或具有侧壁的漏极区)。在方框409，对栅极层进行沉积与蚀刻，以形成围绕暴露的沟道区侧壁的栅极区。由于叠置体被构建为从衬底到源极到沟道到漏极(或从衬底到漏极到沟道到源极)，所以该方法400为对晶体管本身的制造的控制提供了实践上单层控制。如在图4Β和4C中所示，垂直晶体管器件具有垂直朝向晶体衬底402的表平面的纵向轴。沟道层的沉积可以包括修改生长条件以使得半导体组分跨沟道半导体层的厚度而变化。
[0031]图4Β示出了根据本发明的一个实施例的晶体管层的垂直叠置体401。源极层410(例如，η+硅)沉积(例如，外延的、CVD ,MO-CVD、PVD、ALD等)在衬底402 (例如，底部接触部)上。沟道层420 (例如，P型)沉积(例如，外延的、CVD, MO-CVD、PVD、ALD等)在源极层410上。漏极层430 (例如，η+硅)沉积(例如，外延的、CVD、M0-CVD、PVD、ALD等)在沟道层420上。顶部接触部440沉积在漏极层430上。在另一个实施例中，交换漏极层和源极层(即，漏极层430沉积在衬底上，沟道层420沉积在漏极层430上，源极层410沉积在沟道层420上，以及顶部接触部沉积在源极层410上)。
[0032]图4C不出了根据本发明的一个实施例的垂直晶体管器件450。在一个或多个光刻操作之后，对图4B中的垂直叠置体400的顶部接触部、漏极层、沟道层、以及源极层进行蚀亥IJ，以形成无注入的垂直叠置体，该垂直叠置体包括顶部接触部区441、漏极区431、具有侧壁422-425的沟道区421、以及设置在衬底402上的源极区411。垂直晶体管器件450具有垂直朝向晶体衬底402的表平面的纵向轴461。在另一个实施例中，交换漏极层和源极层(S卩，无注入的垂直叠置体包括顶部接触部区4