半导体结构的形成方法
【技术领域】
[0001]本发明涉及半导体制作领域技术，特别涉及一种半导体结构的形成方法。
【背景技术】
[0002]在目前的半导体产业中，集成电路产品主要可分为三大类型:逻辑晶体管、存储器件和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。
[0003]在存储器件中，近年来快闪存储器(flash memory,简称闪存)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
[0004]快闪存储器根据阵列结构的不同，主要分与非门快闪存储器(NAND Flash)和或非门快闪存储器(NOR Flash)。NOR型快闪存储器具有高存储器单元且能够高速工作的优点。在NOR型快闪存储器中，多个存储器单元由一条字线所控制读写，单个存储单元连接在位线以及公共源极线之间。
[0005]然而，现有技术形成的快闪存储器的电学性能有待提高。
【发明内容】
[0006]本发明解决的问题是提供一种半导体结构的形成方法，提高形成的导电沟槽的形貌，从而提高形成的导电层的质量，优化半导体结构的电学性能。
[0007]为解决上述问题，本发明提供一种半导体结构的形成方法，包括:提供基底，所述基底内具有隔离结构，相邻隔离结构之间的基底表面形成有栅极结构，所述栅极结构两侧的基底内形成有掺杂区，且基底表面、隔离结构表面以及栅极结构顶部和侧壁表面具有层间介质层；刻蚀所述层间介质层，在所述层间介质层内形成伪沟槽，所述伪沟槽暴露出隔离结构表面以及栅极结构侧壁表面，且所述伪沟槽侧壁向层间介质层凹陷，向层间介质层凹陷的伪沟槽侧壁表面具有第一凹陷度；形成覆盖于所述伪沟槽侧壁表面的侧墙，使所述伪沟槽侧壁表面具有第二凹陷度，且第二凹陷度小于第一凹陷度；形成覆盖于所述侧墙表面且填充满伪沟槽的绝缘层；在形成绝缘层后，刻蚀去除所述层间介质层以及侧墙，在相邻绝缘层之间形成导电沟槽，所述导电沟槽底部暴露出掺杂区表面；形成填充满所述导电沟槽的导电层。
[0008]可选的，形成所述侧墙的工艺步骤包括:在形成伪沟槽后，形成覆盖于层间介质层表面、伪沟槽底部和侧壁表面的侧墙膜；采用各向异性刻蚀工艺，刻蚀去除位于伪沟槽底部以及层间介质层顶部表面的侧墙膜，形成覆盖于所述伪沟槽侧壁表面的侧墙。
[0009]可选的，所述各向异性刻蚀工艺的工艺参数为:刻蚀气体包括主刻蚀气体和辅助刻蚀气体，主刻蚀气体包括CxFy气体，辅助刻蚀气体包括02、H2, Ar、N2或CniHnFz中的一种或多种，刻蚀气体总流量为1sccm至lOOOOsccm，源功率为100瓦至5000瓦，偏置功率为O瓦至500瓦。
[0010]可选的，所述层间介质层和侧墙的材料为氧化硅。
[0011]可选的，所述绝缘层的材料为氮化硅。
[0012]可选的，所述层间介质层和侧墙的材料为氮化硅。
[0013]可选的，所述绝缘层的材料为氧化硅。
[0014]可选的，采用湿法刻蚀工艺，刻蚀去除所述层间介质层以及侧墙。
[0015]可选的，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液。
[0016]可选的，所述导电层包括:位于导电沟槽底部表面和侧壁表面的扩散阻挡层、位于扩散阻挡层表面且填充满导电沟槽的导电体层。
[0017]可选的，采用物理溅射法形成所述扩散阻挡层。
[0018]可选的，所述扩散阻挡层的材料为氮化钛，物理溅射法的工艺参数为:提供氮化钛革巴材，減射气氛气体为Ar, Ar流量为20sccm至10sccm,減射功率为1000瓦至3500瓦。
[0019]可选的，所述导电体层的材料为铜、铝或钨。
[0020]可选的，在所述层间介质层内形成伪沟槽的工艺步骤包括:在所述层间介质层表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀所述层间介质层至暴露出隔离结构表面，在所述层间介质层内形成伪沟槽；去除所述图形化的掩膜层。
[0021]可选的，所述图形化的掩膜层的材料包括光刻胶；所述图形化的掩膜层的材料还包括底部抗反射材料、顶部抗反射材料或非晶碳中的一种或多种。
[0022]可选的，所述栅极结构包括:位于基底表面的隧穿介质层、位于隧穿介质层表面的浮栅层、位于浮栅层顶部表面和侧壁表面的栅间介质层、位于栅间介质层表面的控制栅层以及位于控制栅层表面的栅掩蔽层。
[0023]可选的，所述栅掩蔽层的材料为氧化硅、氮化硅、TiN或TaN。
[0024]可选的，形成的半导体结构为NOR型闪存器件。
[0025]与现有技术相比，本发明的技术方案具有以下优点:
[0026]本发明提供的半导体结构形成方法的技术方案中，刻蚀层间介质层在层间介质层内形成伪沟槽，所述伪沟槽底部暴露出隔离结构表面，且随着半导体结构尺寸的不断减小，伪沟槽的深宽比不断增加，容易造成伪沟槽侧壁向两侧层间介质层凹陷，使得伪沟槽侧壁表面具有第一凹陷度；形成覆盖于伪沟槽侧壁表面的侧墙，使伪沟槽侧壁表面具有小于第一凹陷度的第二凹陷度，因此所述侧墙的形成在一定程度上修复伪沟槽侧壁向两侧层间介质层内凹陷的程度；在形成填充满伪沟槽的绝缘层后，刻蚀去除层间介质层和侧墙，在相邻绝缘层之间形成导电沟槽，所述导电沟槽的侧壁表面即为形成了侧墙后的伪沟槽的侧壁表面。本发明实施例通过形成侧墙，减小甚至消除了导电沟槽侧壁表面向导电沟槽中心轴线突出的程度，从而避免在形成导电层的工艺过程中，导电沟槽侧壁与掺杂区表面之间的拐角处被绝缘层所遮挡，进而提高所述拐角处的导电层的质量，使得填充满导电沟槽的导电层的质量得到提高，减少导电层内的孔洞，提高半导体结构的电学性能及可靠性。
[0027]进一步，所述各向异性刻蚀工艺过程中，形成的侧墙最大程度的修复伪沟槽侧壁向两侧层间介质层内凹陷的区域，最大程度的减小伪沟槽侧壁向两侧层间介质层内凹陷的程度，有效的提高导电层填充导电沟槽的质量，提高半导体结构的电学性能及可靠性。
[0028]进一步，所述导电层包括位于导电沟槽底部表面和侧壁表面的扩散阻挡层、位于扩散阻挡层表面且填充满导电沟槽的导电体层。所述扩散阻挡层既能提高绝缘层与导电体层之间的粘附性，阻挡导电体层中的金属原子扩散至不期望区域；并且，与直接在导电沟槽侧壁和底部表面形成导电体层相比，在扩散阻挡层表面形成的导电体层的质量更好。同时，本发明实施例中形成的导电沟槽侧壁垂直于掺杂区表面、或者向两侧绝缘层内凹陷，因此导电沟槽侧壁与掺杂区表面之间拐角处未受到绝缘层遮挡的影响，使得所述拐角处形成的扩散阻挡层的质量高，进而提高了形成的导电层的质量。
【附图说明】
[0029]图1至图4为一实施例提供的半导体结构形成过程的剖面结构示意图；
[0030]图5至图16为本发明另一实施例提供的半导体结构形成过程的剖面结构示意图。
【具体实施方式】
[0031]由【背景技术】可知，现有技术形成的半导体结构的电学性能有待提高。
[0032]以形成的半导体结构为NOR型闪存器件为例，在一个实施例中，形成NOR型闪存器件的工艺包括以下步骤:步骤S1、提供基底，所述基底内形成有隔离结构，相邻隔离结构之间的基底表面具有栅极结构，栅极结构两侧的基底内具有掺杂区；步骤S2、形成覆盖于所述栅极结构顶部表面和侧壁表面以及基底表面的层间介质层；步骤S3、在所述层间介质层表面形成图形化的掩膜层；步骤S4、以所述图形化的掩膜层为掩膜，刻蚀所述层间介质层形成导电沟槽，所述导电沟槽底部暴露出掺杂区表面；步骤S5、形成填充满所述导电沟槽的导电层，以形成NOR型闪存器件的导电插塞。
[0033]通常采用干法刻蚀工艺刻蚀层间介质层形成导电沟槽，以暴露出掺杂区表面，使得形成的导电层与掺杂区之间电连接。在采用干法刻蚀工艺时，要求刻蚀工艺对层间介质层和栅极结构、基底之间具有较高的刻蚀选择比，以防止刻蚀工艺对栅极结构造成不必要的刻蚀，同时保证掺杂区表面被暴露出来。然而，当刻蚀工艺的刻蚀选择比过高时，容易造成掺杂区表面的层间介质层难以完全刻蚀去除；当刻蚀工艺的刻蚀选择过低时，容易对栅极结构以及基底造成不必要的刻蚀。
[0034]为此，提出一种新的半导体结构的形成方法，以避免由于刻蚀选择性过低或过高而造成的不良影响。具体的，如图1所示，提供基底100，在所述基底100内形成隔离结构101，相邻隔离结构101之间的基底100表面具有栅极结构(未图示)，栅极结构两侧的基底100内具有掺