向PN结的耐压特性的提高，相比于现有方法，不需要为提高高压端与衬底之间的击穿电压，而降低第一掺杂区2的掺杂浓度。
[0043]进一步的，还可以在第一掺杂区2的底部设置分布密度递变的若干个第四掺杂区，由第一掺杂区2和若干第四掺杂区组成若干个PN结，当高压端承受高电位时，这些PN结都反向偏置，空间电荷区纵向展宽，一方面可减弱靠近低压端一头的场氧化层边缘位置的电场强度，另一方面，可实现第一掺杂区内部从高压端至低压端整个区间内电场强度分布比较均匀，从而进一步提高击穿电压。
[0044]基于上述方案，即保证了高压端的纵向耐压、也保证了其横向耐压，也就能够在实现较高击穿电压的同时，无需降低漂移区的掺杂浓度，从而在提高击穿电压的同时实现较低的导通电阻，缓解击穿电压与导通电阻两者之间的矛盾。
[0045]本实施例提供的半导体器件，包括位于器件低压端的第三掺杂区，从第三掺杂区靠近高压端的一侧起延伸至高压端的第一掺杂区，位于器件高压端且位于第一掺杂区中的第二掺杂区，其中，第一掺杂区与第二掺杂区的导电类型相反，基于上述结构，利用第一掺杂区和第二掺杂区形成的若干个横向的PN结，当高压端承受高压时，横向的PN结处于反向偏置状态，空间电荷区横向展宽，承担高压端与衬底之间的电位差，无需通过降低第一掺杂区的掺杂浓度提高器件反向特性，在提高器件耐压特性的基础上，保证器件的导通电阻不会变大。
[0046]图3为本发明实施例二提供的半导体器件的剖面结构示意图，如图3所示，所述器件包括:
[0047]第一导电类型的衬底1、位于衬底I表层的第二导电类型的第一掺杂区2、位于第一掺杂区2中的第一导电类型的若干个第二掺杂区3、位于衬底I表层的第一导电类型的第三掺杂区4、以及位于半导体衬底I和第一掺杂区2交界区域的第一导电类型的若干个第四掺杂区5 ;其中，第一导电类型与第二导电类型相反；
[0048]第三掺杂区4位于器件的低压端，第一掺杂区2从第三掺杂区4靠近高压端的一侧起延伸至高压端，第二掺杂区3位于器件的高压端；
[0049]第四掺杂区5的分布密度从低压端的区域向高压端的区域递减。
[0050]具体的，所述高压端的下方未设有第四掺杂区5，从而进一步提高器件的耐压特性。
[0051]其中，所述衬底可以为半导体元素，例如单晶硅、多晶硅或非晶结构的硅或硅锗SiGe，也可以为混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。本实施例在此不对其进行限制。在实际应用中，半导体衬底具体还可以为在半导体上生长了一层或多层半导体薄膜的外延片。
[0052]可选的，在本实施例中，所述第一导电类型可以为N型，则所述第二导电类型为P型；或者，所述第一导电类型可以为P型，则所述第二导电类型为N型。
[0053]具体的，当所述第一导电类型为P型，所述第二导电类型为N型，则所述高压端可承受正的高电位，当所述第一导电类型为N型，所述第二导电类型为P型，则所述高压端可承受负的高电位。
[0054]具体的，第四掺杂区5可以呈岛状分布。再具体的，第四掺杂区5的宽度可以为
0.5?5微米，各第四掺杂区5之间的距离为可以为0.5?5微米，可以基于该范围，实现其分布密度从所述低压端的区域向所述高压端的区域递减。
[0055]其中，各第二掺杂区3的尺寸可以相同，且各第二掺杂区3可以呈等间隔排布。
[0056]在实际应用中，为了形成所述器件的场区，所述器件还包括:位于衬底I表面上的场氧化层6，场氧化层6位于所述高压端和所述低压端之间。
[0057]可选的，在本实施例中，还可以有至少一个第二掺杂区3位于场氧化层6靠近所述高压端的边缘区域的下方。
[0058]本实施方式通过在场氧化层6靠近所述高压端的边缘区域的下方设置第二掺杂区3，减弱靠近所述高压端一头的场氧化层边缘位置的电场强度，避免提前击穿，提高器件的反向耐压特性。
[0059]可选的，所述器件还可以包括:覆盖场氧化层6靠近低压端的边缘区域的多晶硅层7，多晶硅层7还延伸覆盖衬底I的表面。本实施方式中，通过设置多晶硅层，可以减弱靠近所述低压端一头的场氧化层边缘位置的电场强度，防止击穿，提高器件的耐压特性。
[0060]具体的，图4为本发明实施例二提供的所述半导体器件的俯视结构示意图，如图4所不，在第一掺杂区2的高压端一头,设置有若干个第二掺杂区3,在衬底I和第一掺杂区2交界区域设置分布密度递变的若干个第四掺杂区5。需要说明的是，图4只是基于图3所示剖面结构的器件的一种可实施的俯视结构，其并未对器件的各层及各区域的尺寸进行限制。
[0061]在本实施例中，在第一掺杂区2的高压端一头，设置若干个第二掺杂区3，第一掺杂区2和若干个第二掺杂区3，即可组成若干个横向的PN结，当高压端承受高电位时，这些PN结都反向偏置，空间电荷区横向展宽，承担起高压端与衬底I之间的电位差。本实施例通过展宽横向PN结的空间电荷区来实现纵向PN结的耐压特性的提高，相比于现有方法，不需要为提高高压端与衬底之间的击穿电压，而降低第一掺杂区2的掺杂浓度。
[0062]进一步的，还可以在第一掺杂区2的底部设置分布密度递变的若干个第四掺杂区5，由第一掺杂区2和若干第四掺杂区5组成若干个PN结，当高压端承受高电位时，这些PN结都反向偏置，空间电荷区纵向展宽，一方面可减弱靠近低压端一头的场氧化层边缘位置的电场强度，另一方面，可实现第一掺杂区内部从高压端至低压端整个区间内电场强度分布比较均匀，从而进一步提高击穿电压。
[0063]基于本实施例提供的半导体器件，既保证了高压端的纵向耐压、也保证了其横向耐压，也就能够在实现较高击穿电压的同时，无需降低漂移区的掺杂浓度，从而在提高击穿电压的同时实现较低的导通电阻，缓解击穿电压与导通电阻两者之间的矛盾。
[0064]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【主权项】
1.一种半导体器件，其特征在于，包括:第一导电类型的衬底(I)、位于所述衬底(I)表层的第二导电类型的第一掺杂区(2)、位于所述第一掺杂区(2)中的第一导电类型的若干个第二掺杂区⑶、以及位于所述衬底⑴表层的第一导电类型的第三掺杂区⑷；其中，所述第一导电类型与所述第二导电类型相反； 所述第三掺杂区(4)位于所述器件的低压端，所述第一掺杂区(2)从所述第三掺杂区(4)靠近所述高压端的一侧起延伸至所述高压端，所述第二掺杂区(3)位于所述器件的高压端。2.根据权利要求1所述的器件，其特征在于，所述器件还包括: 位于所述半导体衬底(I)和所述第一掺杂区(2)交界区域的第一导电类型的若干个第四掺杂区(5)； 所述第四掺杂区(5)的分布密度从所述低压端的区域向所述高压端的区域递减。3.根据权利要求2所述的器件，其特征在于，所述高压端的下方未设有所述第四掺杂区(5)。4.根据权利要求1所述的器件，其特征在于，所述器件还包括: 位于所述衬底(I)表面上的场氧化层￠)，所述场氧化层(6)位于所述高压端和所述低压端之间。5.根据权利要求4所述的器件，其特征在于，所述器件还包括: 覆盖所述场氧化层(6)靠近所述低压端的边缘区域的多晶硅层(7)，所述多晶硅层(7)还延伸覆盖所述衬底(I)的表面。6.根据权利要求1所述的器件，其特征在于，各所述第二掺杂区(3)的尺寸相同，且各所述第二掺杂区(3)呈等间隔排布。7.根据权利要求1所述的器件，其特征在于，有至少一个所述第二掺杂区(3)位于所述场氧化层(6)靠近所述高压端的边缘区域的下方。8.根据权利要求1所述的器件，其特征在于，所述第四掺杂区(5)呈岛状分布。9.根据权利要求8所述的器件，其特征在于，所述第四掺杂区(5)的宽度为0.5?5微米，各所述第四掺杂区(5)之间的距离为0.5?5微米。10.根据权利要求1-9中任一项所述的器件，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型；或者，所述第一导电类型为P型，所述第二导电类型为N型。
【专利摘要】本发明提供一种半导体器件，包括：第一导电类型的衬底、位于所述衬底表层的第二导电类型的第一掺杂区、位于所述第一掺杂区中的第一导电类型的若干个第二掺杂区、以及位于所述衬底表层的第一导电类型的第三掺杂区；其中，所述第一导电类型与所述第二导电类型相反；所述第三掺杂区位于所述器件的低压端，所述第一掺杂区从所述第三掺杂区靠近所述高压端的一侧起延伸至所述高压端，所述第二掺杂区位于所述器件的高压端。通过本发明提供的半导体器件，无需通过降低第一掺杂区的掺杂浓度提高器件反向特性，在提高器件耐压特性的基础上，保证器件的导通电阻不会变大。
【IPC分类】H01L29/40, H01L29/06
【公开号】CN105576008
【申请号】CN201410535204
【发明人】潘光燃, 石金成, 文燕, 王焜, 高振杰
【申请人】北大方正集团有限公司, 深圳方正微电子有限公司
【公开日】2016年5月11日
【申请日】2014年10月11日