半导体结构的形成方法
【专利说明】
[00011 本申请是申请日为2010年11月12日、申请号为201010547530.X、发明名称为"半导 体结构的形成方法"的发明专利申请的分案申请。
技术领域
[0002] 本发明涉及一种半导体结构的形成方法，特别涉及一种在形成金属-氧化物-半导 体(MOS)元件的外延区时的选择性蚀刻法。
【背景技术】
[0003] 为了增强金属-氧化物-半导体元件（以下简称MOS元件）的性能，可于MOS元件的沟 道区中导入应力物，以改善载流子迀移率(carrier mobility)。大体而言，会想要于η型MOS 元件（以下简称NMOS元件）的沟道区中，且在源极至漏极方向中导入一拉伸应力物，且于ρ型 MOS(以下简称PM0S)元件的沟道区中，且在源极至漏极方向中导入一压缩应力物。
[0004] 对PMOS元件的沟道区中应用压缩应力物的一常用方法为于源极和漏极区中成长 硅锗应力物。这种方法通常包括下列步骤:于一硅基板上形成一栅极堆叠结构，于上述栅极 堆叠结构的侧壁上形成栅极间隙壁，于上述硅基板中形成凹陷且邻接于栅极间隙壁，且于 上述凹陷中外延成长硅锗应力物。然后进行一退火步骤。由于硅锗的晶格常数大于硅的晶 格常数，在退火步骤之后硅锗会伸展，且对各别MOS元件的沟道区施加一压缩应力，上述MOS 元件的沟道区位于一源极硅锗应力物和漏极硅锗应力物之间。
[0005] -芯片可具有拥有不同图案密度的不同区域。由于图案负载效应（pattern loading effect)，在不同区域成长的硅锗应力物会有不同成长速率。举例来说，图1显示在 逻辑元件区300和静态存取存储元件(SRAM)区400中用于PMOS元件的硅锗区的形成方式。因 为在静态存取存储元件（SRAM)区400中的PMOS元件的图案密度通常会高于逻辑元件区300 中的PMOS元件的图案密度，且硅锗区410的尺寸通常会小于硅锗区310的尺寸，所以硅锗区 410的成长速率会快于硅锗区310的成长速率。结果，位于基板320的顶面上方的硅锗区410 部分的高度H2可明显高于位于基板320的顶面上方的硅锗区310部分的高度H1。举例来说， 即使硅锗区310和410为同时形成，高度H2可约为20nm，且高度Hl可仅约为5nm。因为硅锗区 410具有大的高度H2和小的尺寸，所以硅锗区410可具有金字塔形(pyramid)的顶部，且上述 顶部的斜率会位于（111)晶格平面上。这种具有金字塔形顶部的硅锗区在例如形成源极和 漏极硅化物区之后续工艺步骤会产生重大的问题。
[0006] 因此，在此技术领域中，有需要一种半导体结构的形成方法，以克服公知技术的缺 点。
【发明内容】
[0007] 有鉴于此，本发明一实施例提供一种半导体结构的形成方法，包括于一半导体基 板的上方形成一栅极堆叠结构；于上述半导体基板中形成一凹陷，且邻接于上述栅极堆叠 结构；进行一选择性成长步骤，以于上述凹陷中成长一半导体材料，以形成一外延区；进行 上述选择性成长步骤之后，对上述外延区进行一选择性回蚀刻步骤，其中使用包括用以成 长上述半导体材料的一第一气体和用以蚀刻上述外延区的一第二气体的工艺气体进行上 述选择性回蚀刻步骤。
[0008] 本发明其他实施例揭示如下。
[0009] 本发明还一种半导体结构的形成方法，包括下列步骤:提供一半导体基板，其包括 位于一第一元件区的一第一部分和位于一第二元件区的一第二部分;于该第一元件区中及 该半导体基板的上方形成一第一栅极堆叠结构;于该第二元件区中及该半导体基板的上方 形成一第二栅极堆叠结构;于该半导体基板中形成邻接于该第一栅极堆叠结构的一第一凹 陷，且于该半导体基板中形成邻接于该第二栅极堆叠结构的一第二凹陷；进行一选择性成 长步骤，以同时于该第一凹陷中成长一第一外延区，并于该第二凹陷中成长一第二外延区， 且该第二外延区的成长速率大于该第一外延区的成长速率；以及进行一选择性回蚀刻步 骤，以回蚀刻该第二外延区，其中以原位方式进行该选择性成长步骤和进行该选择性回蚀 刻步骤。
[0010] 本发明又一种半导体结构的形成方法，包括下列步骤:提供一基板，其包括位于该 基板的一表面的一半导体区；以及对该半导体区进行一选择性回蚀刻步骤，其进行该选择 性回蚀刻步骤中使用包括用以于该半导体区上成长一半导体材料的一第一气体和用以蚀 刻该半导体材料的一第二气体的工艺气体进行该选择性回蚀刻步骤，其中该第一气体和该 第二气体择自由甲锗烷、氯化氢气体、二氯硅烷和上述组合所组成的族群。
[0011] 此外，本发明还提供一种半导体结构的形成方法，包括下列步骤:提供一半导体基 板，其包括一第一元件区和一第二元件区；于该第一元件区和该第二元件区的该半导体基 板的上方形成一第一栅极堆叠结构和一第二栅极堆叠结构;分别于该第一元件区和该第二 元件区的该半导体基板中形成一第一凹陷和一第二凹陷，且该第一凹陷和该第二凹陷邻接 分別于该第一栅极堆叠结构和该第二栅极堆叠结构;进行一选择性成长步骤，以于该第一 凹陷和该第二凹陷中成长一半导体材料，以同时且分别形成一第一外延区和一第二外延 区，且该第二外延区的成长速率大于该第一外延区的成长速率；以及进行该选择性成长步 骤之后，对该第一外延区和该第二外延区进行一选择性回蚀刻步骤，其中使用包括用以成 长该半导体材料的一第一气体和用以蚀刻该第一外延区和该第二外延区的一第二气体的 工艺气体进行该选择性回蚀刻步骤。
[0012] 本发明还提供一种半导体结构的形成方法，包括下列步骤:提供一基板，其包括位 于该基板的一表面的一第一半导体区和一第二半导体区；以及对该第一半导体区和该第二 半导体区进行一选择性回蚀刻步骤，该第二半导体区的蚀刻速率大于该第一半导体区的蚀 刻速率，且进行该选择性回蚀刻步骤中使用包括用以于该第一半导体区和该第二半导体区 上成长一半导体材料的一第一气体和用以蚀刻该半导体材料的一第二气体的工艺气体进 行该选择性回蚀刻步骤，其中该第一气体和该第二气体择自由甲锗烷GeH4、氯化氢气体 HCl、二氯硅烷DCS和上述组合所组成的族群。
[0013] 本发明实施例可借由选择性回蚀刻步骤减少图案负载效应，以达到形成更均一的 外延区（例如硅锗应力物），且改善外延区的轮廓。可减少甚至消除外延区的琢面。另外，可 以原位方式进行选择性成长步骤和进行选择性回蚀刻步骤，以最小化额外成本。
【附图说明】
[0014] 图1为包括PMOS元件的公知集成电路结构的工艺剖面图，其中在不同元件区中的 硅锗应力物因为图案负载效应而具有不同高度。
[0015] 图2至图9为依据本发明实施例的半导体结构的形成方法的工艺剖面图，进行一选 择性回蚀刻步骤以降低图案负载效应。
[0016] 图10为硅锗的成长速率，其为蚀刻气体的气体分压与成长气体的气体分压重量的 比值的函数。
[0017] 其中，附图标记说明如下：
[0018] 1~晶片；
[0019] 2~基板；
[0020] 2a~顶面；
[0021] 4~浅沟槽隔绝区；
[0022] 36~蚀刻停止层；
[0023] 100、200 ~元件区；
[0024] 101、201 ~有源区；
[0025] 102、202~栅极堆叠结构；
[0026] 104、204~栅极介电质；
[0027] 106、206 ~栅极；
[0028] 110、210~轻掺杂源/漏极区；
[0029] 116、216~栅极间隙壁；
[0030] 118、218 ~凹陷；
[0031] 120、220 ~外延区；
[0032] 130、230~含硅覆盖物；
[0033] 134、234~硅化物区；
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