封装基板、封装结构及其制法
【技术领域】
[0001]本发明有关一种封装结构,尤指一种提闻良率的封装基板及其制法。
【背景技术】
[0002]随着电子产业的发达，现今的电子产品已趋向轻薄短小与功能多样化的方向设计，半导体封装技术亦随之开发出不同的封装型态。为满足半导体装置的高积集度(Integrat1n)、微型化(Miniaturizat1n)以及高电路效能等需求，遂而发展出覆晶(Flip chip)接合封装技术。
[0003]如图1及图1’所示，现有覆晶式封装结构I包括一具有多个导电迹线11与多个电性接触垫13的基板10、藉由多个导电凸块15设于该电性接触垫13上的晶片16、及包覆该晶片16的封装胶体17，且该电性接触垫13的高度d等于该导电迹线11的高度d。
[0004]由于电子产品朝轻薄短小的趋势发展，所以封装件的尺寸越来越小，使得各接点间的距离也越来越小。例如，该电性接触垫13的宽度小于75um，且该导电迹线11的线宽与线距为15um。
[0005]然而，现有封装结构I中，由于该电性接触垫13的高度d等于该导电迹线11的高度d，也就是该电性接触垫13的顶面与该导电迹线11的顶面间的直线距离呈水平路径L (其长度约15um)，所以容易导致该导电凸块15接触该电性接触垫13旁的导电迹线11，因而发生短路的问题，进而降低产品良率。
[0006]因此，如何克服上述现有技术的问题，实已成为目前业界亟待克服的难题。
【发明内容】
[0007]鉴于上述现有技术的种种缺失，本发明提供一种封装基板、封装结构及其制法，能避免该电性接触垫与该第一导电迹线发生桥接而短路的问题。
[0008]本发明的一种封装基板，包括:板体，其具有多个导电迹线；以及多个电性接触垫，其形成于该板体上，使该电性接触垫的高度大于该导电迹线的高度，且至少一该电性接触垫旁布设有至少一该导线迹线。
[0009]本发明还提供一种封装基板的制法，包括:提供一具有多个导电迹线的板体；以及形成多个电性接触垫于该板体上，使该电性接触垫的高度大于该导电迹线的高度，且至少一该电性接触垫旁布设有至少一该导线迹线。
[0010]本发明的封装结构，包括:板体，其具有多个导电迹线；多个电性接触垫，其形成于该板体上，使该电性接触垫的高度大于该导电迹线的高度，且至少一该电性接触垫旁布设有至少一该导线迹线；以及电子元件，其藉由多个导电元件设于各该电性接触垫上并电性连接各该电性接触垫。
[0011]本发明还提供一种封装结构的制法，其包括:于一具有多个导电迹线的板体上形成多个电性接触垫，使该电性接触垫的高度大于该导电迹线的高度，且至少一该电性接触垫旁布设有至少一该导线迹线；以及藉由多个导电元件将电子元件设于各该电性接触垫上并电性连接各该电性接触垫。
[0012]前述的封装结构及其制法中，该导电迹线的表面齐平或低于该板体的表面。
[0013]前述的封装结构及其制法中，该导电迹线的表面外露于该板体的表面。
[0014]前述的封装结构及其制法中，该电性接触垫形成于该导电迹线上。例如，单一该导电迹线上形成有多个该电性接触垫。
[0015]前述的封装结构及其制法中，复包括形成绝缘保护层于该板体上，且令该些电性接触垫外露于该绝缘保护层。
[0016]前述的封装结构及其制法中，复包括形成封装层于该板体上，以令该封装层包覆该电子元件。
[0017]由上可知，本发明的封装结构及其制法中，主要藉由该电性接触垫的高度大于该导电迹线的高度，以于该电子元件设于该些电性接触垫上时，该些导电元件不会接触该导电迹线，所以能避免发生短路的问题。
【附图说明】
[0018]图1为现有封装结构的剖视示意图；
[0019]图1’为图1的局部放大图；
[0020]图2A至图2C为本发明封装基板的制法的剖视示意图；其中，图2B’、图2C’与图2C”为图2B及图2C的另一实施例；
[0021]图3为本发明封装结构的剖面示意图；
[0022]图3’的A-A剖面线为图3 ；
[0023]图3”为图3的局部放大图；
[0024]图4A为本发明封装基板的另一实施例的上视TJK意图；
[0025]图4B为图4A的B-B剖面线的示意图；
[0026]图4C为图4A的C-C剖面线的示意图；
[0027]图5A为本发明封装基板的另一实施例的上视TJK意图；以及
[0028]图5B为图5A的D-D剖面线的示意图。
[0029]符号说明
[0030]I, 3封装结构
[0031]10基板
[0032]11导电迹线
[0033]13，23，23’电性接触垫
[0034]15导电凸块
[0035]16晶片
[0036]17封装胶体
[0037]2，2’，2”封装基板
[0038]20板体
[0039]20a, 21a, 21a，，23a，表面
[0040]21，21’第一导电迹线
[0041]22，22’，52第二导电迹线
[0042]220接点区
[0043]24绝缘保护层
[0044]25导电元件
[0045]26电子元件
[0046]27封装层
[0047]d, h, t高度
[0048]L水平路径
[0049]S斜线路径。
【具体实施方式】
[0050]以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
[0051]须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用于限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”、及“一”等用语，也仅为便于叙述的明了，而非用于限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0052]图2A至图2C为本发明的封装基板2，2’的制法的剖视示意图。
[0053]如图2A所示，提供一具有多个第一导电迹线21与第二导电迹线22的板体20，且该第二导电迹线22定义有多个接点区220。
[0054]于本实施例中，该接点区220为该第二导电迹线22的端部。
[0055]如图2B所示，形成多个电性接触垫23于各该接点区220上，使该电性接触垫23的高度h大于该第一导电迹线21的高度t。
[0056]于本实施例中，以沉积或电镀制程制作该些电性接触垫23。
[0057]此外，该第一导线迹线21形成于各该电性接触垫23之间。
[0058]又，该第一导电迹线21的表面21a与该第二导电迹线22的表面齐平该板体20的表面20a ;或者，如图2B’所示，藉由蚀刻制程，使该第一导电迹线21’的表面21a’与该第二导电迹线22的表面低于该板体20的表面20a，例如低于该板体20的表面20a约O至10um。
[0059]如图2C至图2C”所示，形成一如防焊层的绝缘保护层24于该板体20上，且令该些电性接触垫23与部分第一及第二导电迹线21，22外露于该绝缘保护层24 (如图2C所示)、或令该些电性接触垫23与部分第二导电迹线22外露于该绝缘保护层24(如图2C”所示，藉该绝缘保护层24覆盖第一导电迹线21以提供较佳隔绝效果)。