相同的元件，因此省略了对其的详细说明。
[0116]参考图4，半导体器件400实现在体基板402上。体基板402是掺杂有第一导电类型例如P型杂质的半导体基板。在一些实施例中，体基板402可包括诸如Si或Ge的半导体、或者诸如SiGe、SiC、GaAs, InAs或InP的化合物半导体。在其他实施例中，体基板402可以是陶瓷衬底、石英衬底或显示玻璃衬底。
[0117]埋置层404形成在基板402上。埋置层404配置为掺杂有第二导电类型例如N型杂质的埋置层。
[0118]外延层406形成在埋置层404上。外延层406掺杂有第二导电类型例如N型杂质。然而，外延层406的掺杂浓度可低于埋置层404的掺杂浓度。
[0119]包括平面型栅极420并具有如参考图1A至IC描述的相似结构的LDMOS晶体管形成在外延层406上。覆盖漂移区110的上表面的栅绝缘层422和平面型栅极420形成在漂移区110上。形成在外延层406中的漂移区110形成为具有平坦上表面，平面型栅极420形成为面对漂移区110的平坦上表面并且栅绝缘层422在其之间。
[0120]与平面型栅极420间隔开的漏极区112形成在漂移区110中。
[0121]浅阱区130形成在漂移区110中、在栅极420与漏极区112之间。浅阱区130形成为与栅极420的一侧拐角部CNP交叠。配置为N+型掺杂区的源极区132形成在浅阱区130中邻近于平面型栅极420的位置处。体接触区136形成在源极区132和漏极区112之间的浅阱区130中。
[0122]图4示出其中具有与参考图1A至IC描述的半导体器件100相似的结构的平面型LDMOS晶体管形成在外延层406上的结构，但是发明构思不限于此。例如，在其他实施例中，具有与参考图2A至3B描述的半导体器件200和300相似的结构的平面型LDMOS晶体管，或者具有对于半导体器件200和300以发明构思之内的各种方式变型和改变的多个结构之一的平面型LDMOS晶体管，可形成在外延层406上。
[0123]在图4中示出的半导体器件400中，源极区132和体接触区136形成在漂移区110中。因此，以类似于参考图1A至IC描述的方式，形成在漂移区110中并在栅极120与漏极区112之间的比导通电阻Rsp被减小。由于浅阱区130存在于栅极120的拐角部与漂移区110之间，所以栅极120和漂移区110彼此不直接接触，因此电流不穿过栅极420的拐角部CNP。因此，通过防止在栅极120的拐角部CN处可能发生的电场集中而减小了基板电流Isub，由此扩展SOA边界并提高电性能。源极区132和体接触区136形成在漂移区110中，由此减小栅极420和漏极区112之间的比导通电阻Rsp，并显著地减小由一个LDMOS晶体管占据的区域。
[0124]图5A、5B和5C是示出根据发明构思的另一实施例的半导体器件500的图示。半导体器件500包括多个鳍型LDMOS晶体管，该多个鳍型LDMOS晶体管包括鳍主体并具有其中两个相邻的鳍型LDMOS晶体管共用一个公用栅极的结构。图5A是半导体器件500的主要元件的平面图。图5B是图5A的线B-B’的截面图。图5C是图5A的线C-C’的截面图。在图5A至5C以及图1A至IC中相同的附图标记表示相同的元件，因此省略了对其的详细说明。
[0125]参考图5A至5C，半导体器件500包括基板102，该基板102具有有源区AC和形成在有源区AC中的漂移区110。覆盖有源区AC的公用栅极520形成在漂移区110上。栅绝缘膜522设置在有源区AC和公用栅极520之间。
[0126]图5A至5C示出半导体器件500配置为N沟道LDMOS的情况。因此，在本实施例中，第一导电类型是P型，第二导电类型是N型。
[0127]公用栅极520具有在基板102上在交叉有源区AC的方向(Y方向)上延伸的线形。公用栅极520包括第一竖直栅单元520A、第二竖直栅单元520B、和水平栅单元520C，第一竖直栅单元520A和第二竖直栅单元520B面对上部鳍有源区A⑶的两侧并且栅绝缘膜522在其之间，该水平栅单元520C —体连接到第一竖直栅单元520A和第二竖直栅单元520B并且面对上部鳍有源区ACU的上表面，栅绝缘膜522在水平栅单元520C和上部鳍有源区ACU的上表面之间。因此，实现了三栅极结构，在其中沟道形成在上部鳍有源区ACU的两侧和上表面中。不同于三栅极结构，在其他实施例中可实现其中沟道没有形成在上部鳍有源区ACU的上表面中并且沟道形成在上部鳍有源区ACU的两侧中的双栅极结构，该双栅极结构具有第一和第二竖直栅单元而没有水平栅单元。
[0128]栅极接触端子GCT连接到公用栅极520。在一些实施例中，金属硅化物层例如镍硅化物层可以设置在公用栅极520和栅极接触端子GCT之间。欧姆接触可以形成在公用栅极520和栅极接触端子GCT之间。公用栅极520和栅绝缘膜522的两侧可用绝缘间隔物526覆盖。
[0129]关于公用栅极520和栅绝缘膜522的更多细节，适用于参考图1A至IC提供的对栅极120和栅绝缘膜122的描述。
[0130]彼此间隔开并且公用栅极520在其之间的P型第一浅阱区130A和第二浅阱区130B形成在漂移区110中。N+型第一源极区132A形成在第一浅阱区130A中。N+型第二源极区132B形成在第二浅阱区130B中。
[0131]第一漏极区112A和第二漏极区112B彼此间隔开并且公用栅极520、第一浅阱区130A和第二浅阱区130B在其之间，该第一漏极区112A和第二漏极区112B形成在漂移区110中。第一漏极区112A和第二漏极区112B配置为N+型掺杂区，具有比漂移区110高的掺杂浓度。第一漏极区112A和第二漏极区112B具有被漂移区110围绕的侧表面和底表面。
[0132]第一源极区132A形成在公用栅极520和第一漏极区112A之间。第一源极区132A的侧表面和底表面被第一浅阱区130A围绕。第二源极区132B形成在公用栅极520和第二漏极区112B之间。第二源极区132B的侧表面和底表面被第二浅阱区130B围绕。
[0133]第一源极区132A和第二源极区132B形成在与公用栅极520间隔开的位置处并且栅绝缘膜522和绝缘间隔物526在其之间。
[0134]源极接触端子SCT形成在第一源极区132A和第二源极区132B中。在一些实施例中，金属硅化物层例如镍硅化物层可以设置在第一源极区132A和第二源极区132B与源极接触端子SCT之间。欧姆接触可形成在第一源极区132A和第二源极区132B与源极接触端子SCT之间。
[0135]漏极接触端子DCT连接到第一漏极区112A和第二漏极区112B的每个。在一些实施例中，金属硅化物层例如镍硅化物层可以设置在第一漏极区112A和第二漏极区112B与漏极接触端子DCT之间。欧姆接触可形成在第一漏极区112A和第二漏极区112B与漏极接触端子DCT之间。
[0136]第一浅阱区130A和第二浅阱区130B分别形成为与公用栅极520的两侧拐角部CNl和CN2部分地交叠，如图5A和5B中的虚线区所示。
[0137]第一浅阱区130A和第二浅阱区130B配置为P型掺杂区。第一浅阱区130A和第二浅阱区130B形成为在有源区AC中具有比漂移区110小的深度。因此，第一浅阱区130A和第二浅阱区130B每个具有被漂移区110围绕的侧表面和底表面。
[0138]配置为具有比第一源极区132A和第二源极区132B低的掺杂浓度的N型掺杂区的第一延伸区134A和第二延伸区134B在有源区AC中分别在第一源极区132A和第二源极区132B的每个的一侧设置在公用栅极520的下部处。因此具有LDD结构的第一源极区由第一源极区132A和第一延伸区134A形成。因此具有LDD结构的第二源极区由第二源极区132B和第二延伸区134B形成。
[0139]第一体接触区136A形成在第一浅阱区130A中邻近于第一源极区132A的位置处。第二体接触区136B形成在第二浅阱区130B中邻近于第二源极区132B的位置处。第一体接触区136A形成在第一浅阱区130A中在第一源极区132A和第一漏极区112A之间，并具有比第一浅阱区130A高的掺杂浓度。第二体接触区136B形成在第二浅阱区130B中在第二源极区132B和第二漏极区112B之间，并具有比第二浅阱区130B高的掺杂浓度。第一体接触区136A和第二体接触区136B配置为P+型掺杂区。
[0140]体接触端子BCT连接到第一体接触区136A和第二体接触区136B的每个。在一些实施例中，金属硅化物层例如镍硅化物层可设置在第一体接触区136A和第二体接触区136B与体接触端子BCT之间。欧姆接触可形成在第一体接触区136A和第二体接触区136B与体接触端子BCT之间。
[0141]图5A和5B示出彼此相邻的第一源极区132A和第一体接触区136A以及彼此相邻的第二源极区132B和第二体接触区136B，但是发明构思不限于此。例如，在其他实施例中，第一源极区132A和第一体接触区136A以及第二源极区132B和第二体接触区136B可形成在彼此间隔开的位置处。
[0142]在参考图5A至5C描述的半导体器件500中，第一源极区132A和第一体接触区136A以及第二源极区132B和第二体接触区136B形成在漂移区110中。因此半导体器件500包括包含第一源极区132A和第一漏极区112A的第一 LDMOS晶体管TRl以及包含第二源极区132B和第二漏极区112B的第二 LDMOS晶体管TR2，并具有其中公用栅极520和漂移区110被第一 LDMOS晶体管TRl和第二 LDMOS晶体管TR2共用的结构。第一 LDMOS晶体管TRl和第二 LDMOS晶体管TR2具有关于公用栅极520相互对称的形状。
[0143]在半导体器件500的备用状态下，在公用栅极520、第一源极区132A、第一体接触区136A、第二源极区132B和第二体接触区136B被接地的状态中，高电压可施加到第一漏极区112A和第二漏极区112B。为了操作半导体器件500，当处于备用状态时电压可以施加到公用栅极520。当大于半导体器件500的极限电压的电压施加到公用栅极520时，电子通过在上部鳍有源区ACU内的每个沟道路径从第一源极区132A和第二源极区132B移到第一漏极区112A和第二漏极区112B。电流通过沟道路径并且经由上部鳍有源区A⑶的下部和下部鳍有源区ACL中的漂移区110而从第一源极区132A和第二源极区132B流到第一漏极区112A和第二漏极区112B。在这点上，由于第一 LDMOS晶体管TRl和第二 LDMOS晶体管TR2关于公用栅极520具有相互对称的形状，所以，除了如图中的箭头ARl和AR2所示的从第一源极区132A和第二源极区132B开始的主电流流动路径之外，另外形成交叉到达第一 LDMOS晶体管TRl和第二 LDMOS晶体管TR2中包括的第一漏极区112A和第二漏极区112B的辅助电流路径，如虚线的箭头AR3和AR4所指示。因此，在漂移区110中电阻进一步减小。
[0144]如上所述，由于第一源极区132A和第一体接触区136A以及第二源极区132B和第二体接触区136B形成在半导体器件500中的漂移区110中，所以形成在公用栅极520和第一漏极区112A之间以及在公用栅极520和第二漏极区112B之间的比导通电阻Rsp在漂移区110中减小。第一浅阱区130A和第二浅阱区130B存在于公用栅极520的拐角部与漂移区110之间，使得公用栅极520和漂移区110彼此不直接接触。因此，如图5B中的箭头ARl、AR2、AR3和AR4所指示，主电流流动路径和辅助电流流动路径不穿过公用栅极520的拐角部CNl和CN2。因此，防止在公用栅极520的拐角部CNl和CN2处会发生的电场集中。如上所述，在公用栅极520的拐角部CNl和CN2处发生的电场集中现象被防止，由此防止由于漂移区110中的电场集中导致的击穿电压降低的现象，减小基板电流Isub，以及防止在漏极区112中由漏极电压产生泄漏电流的DIBL现象，和诸如SCE、寄生电容等的电特性恶化。因此，半导体器件500的SOA边界被扩大，并且电性能被提高。
[0145]在半导体器件500中，由于第一源极区132A和第一体接触区136A以及第二源极区132B和第二体接触区136B形成在漂移区110中，所以与第一源极区132A和第一体接触区136A以及第二源极区132B和第二体接触区136B形成在漂移区110之外的情况相比，形成在公用栅极520和第一漏极区112A之间以及在公用栅极520和第二漏极区112B之间的比导通电阻Rsp在漂移区110中减小。与其中第一源极区132A和第一体接触区136A以及第二源极区132B和第二体接触区136B形成在漂移区110之外并占据单独的区域的结构相比，由一个LDMOS晶体管占据的区域显著地减小。因此，半导体器件500可优选地用于高度缩小尺寸的高度集成半导体器件。
[0146]图6是示出根据发明构思的另一实施例的半导体器件600的截面图。参考图6，配置为LDMOS晶体管的半导体器件600包括分别包含第一漏极区112A和第二漏极区112B的第三浅阱区630A和第四浅阱区630B。在图6以及图1A至5中相同的附图标记表示相同的元件，因此省略了对其的详细说明。
[0147]参考图6，围绕第一漏极区112A的第三浅阱区630A和围绕第二漏极区112B的第四浅阱区630B形成在漂移区110中。第三浅阱区630A和第四浅阱区630B配置为N型杂质掺杂区。第一漏极区112A和第二漏极区112B中的电阻通过第三浅阱区630A和第四浅阱区630B被减小。
[0148]第五浅阱区630C形成在漂移区110中、在公用栅极520下面的有源区AC中。第五浅阱区630C配置为N型杂质掺杂区。第五浅阱区630C设置在第一浅阱区130A和第二浅阱区130B之间。在提供如图5的箭头AR1、AR2、AR3和AR4所示的主电流流动路径和辅助电流流动路径的一部分漂移区110中的电阻通过形成第五浅阱区630C而在图6中减小。在一些实施例中，第五浅阱区630C可被省略。
[0149]图7A、7B和7C是示出根据发明构思的另一实施例的半导体器件700的图示。半导体器件700配置为具有包括独立栅极的LDMOS晶体管。图7A是半导体器件700的主要元件的平面图。图7B是图7A的线B-B’的截面图。图7C是图7A的线C-C’的截面图。在图7A至7C以及图1A至5C中相同的附图标记表示相同的元件，因此省略了对其的详细说明。
[0150]半导体器件700大体包括与参考图5A至5C描述的半导体器件500相同的构造。然而，半导体器件700包括在有源区AC上彼此间隔开的第一栅极720A和第二栅极720B。
[0151]第一栅绝缘膜722A设置在有源区AC和第一栅极720A之间。第一栅极720A和第一栅绝缘膜722A的两个侧壁被第一绝缘间隔物726A覆盖。
[0152]第二栅绝缘膜722B设置在有源区AC和第二栅极720B之间。第二栅极720B和第二栅绝缘膜722B的两个侧壁被第二绝缘间隔物726B覆盖。
[0153]第三体接触区736进一步设置在漂移区110中的在第一栅极720A和第二栅极720B之间的区域中。体接触端子BCT连接到第三体接触区736。
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