【附图说明】
[0028] 图1至图4为本发明一实施例的半导体结构形成方法示意图；
[0029] 图5至图13为本发明另一实施例的半导体结构形成方法示意图。
【具体实施方式】
[0030] 由【背景技术】可知，在现有技术中，形成金属栅极过程中的一些工艺步骤会对已金 属栅极造成严重损伤，致使半导体器件失效。
[0031] 为了进一步说明，本发明提供了一个半导体结构形成方法的实施例。
[0032] 参考图1，提供半导体衬底10,所述半导体衬底10表面形成有第一伪栅极和第二 伪栅极，所述第一伪栅极包括位于半导体衬底10表面的栅介质层121、位于栅介质层121表 面的金属层122和位于金属层122表面的第一伪栅层13,所述第二伪栅极包括位于半导体 衬底10表面的栅介质层121、位于栅介质层121表面的金属层122和位于金属层122表面 的第二伪栅层14。 阳03引所述金属层122为厚度IOA~20A的Ti、TiN、化或者TaN,所述第一伪栅层13和 第二伪栅层14都为厚度500A~700A的《晶娃。
[0034] 所述半导体衬底10包括第一类型有源区102、第二类型有源区101和浅沟槽隔离 区11，所述浅沟槽隔离区11适于将相邻第一类型有源区102和第二类型有源区101隔离。 所述第一类型有源区102为PMOS晶体管区时，则第二类型有源区101为NMOS晶体管区；所 述第一类型有源区102为NMOS晶体管区时，则第二类型有源区101为PMOS晶体管区。在 本实施例中，W第一类型有源区102为PMOS晶体管区、第二类型有源区101为NMOS晶体管 区的情况为例，作示范性说明。
[0035] 在本实施例中，W第一伪栅极位于第一类型有源区102表面、第二伪栅极位于第 二类型有源区101表面的情况为例，作示范性说明。
[0036] 相邻第一伪栅极和第二伪栅极之间还形成有层间介质层，所述层间介质层与第一 伪栅极和第二伪栅极顶面齐平。所述层间介质层包括第一层间介质层15和位于第一层间 介质层15表面的第二层间介质层16,所述第一层间介质层15覆盖第一伪栅极侧面、第二伪 栅极侧面、W及未被第一伪栅极和第二伪栅极覆盖的半导体衬底10表面。
[0037] 所述第一层间介质层15为氮化娃、氮氧化娃或者碳氧化娃，所述第二层间介质层 16为氧化娃。
[0038] 参考图2,去除第一伪栅层13 (参考图1)，形成第一伪栅开口 130。
[0039] 所述去除第一伪栅层13的工艺可W为干法刻蚀或者湿法刻蚀。
[0040] 参考图3,形成填充满所述第一伪栅开口 130 (参考图2)的第一侣栅极。
[0041] 所述第一侣栅极与层间介质层顶面齐平，第一侣栅极包括覆盖第一伪栅开口 130 侧面及底面的第一功能层131，W及覆盖第一功能层131的第一侣栅层132。
[0042] 参考图4,去除第二伪栅层14(参考图3)，形成第二伪栅开口 17。
[0043] 在形成了第二伪栅开口 17后还包括对所述第二伪栅开口 17的清洗工艺，所述清 洗工艺采用氨氣酸水溶液，其中氨氣酸的质量百分比浓度为0. 05%~0. 2%，溶液的溫度 为20°C~40°C，所述清洗工艺时间为1分钟~3分钟。
[0044] 对上述实施例进行研究发现，去除第二伪栅层14后会在暴露出的金属层122表面 形成一层杂质层，所述杂质层为渗杂了氧、氯、漠和碳等杂质元素的Ti、TiN、化或者TaN,杂 质元素来自去除第二伪栅层14所采用的干法刻蚀工艺。因此需要采用氨氣酸的水溶液对 暴露出的金属层122表面进行处理，W去除在金属层122表面生成的杂质层，而所述氨氣酸 的水溶液极易腐蚀第一侣栅层132,会在第一侣栅层132顶部形成缺陷凹坑18。在后续的 工艺中会形成填充满第二伪栅开口 17的第二侣栅极，容易在缺陷凹坑18中形成杂质残留， 导致第一侣栅极失效。
[0045] 为解决上述问题，本发明提供了一种半导体结构的形成方法实施例，通过在形成 第一侣栅极之后，对第一侣栅极中第一侣栅层顶面进行改性处理，形成侣栅极保护层，避免 后续工艺对第一侣栅层的损伤，大大降低了半导体器件的失效几率。
[0046] 为使本方法的上述目的、特征和优点能够更为明显易懂，下面结合附图对本方法 的【具体实施方式】做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比 例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实 际制作中应包含长度、宽度及深度的=维空间尺寸。
[0047] 参考图5,提供半导体衬底20,所述半导体衬底20表面形成有若干伪栅极，所述伪 栅极包括位于半导体衬底20表面的栅介质层221、位于栅介质层221表面的金属层222和 位于金属层222表面的伪栅层24,所述伪栅极包括第一伪栅极和第二伪栅极。
[0048] 所述半导体衬底20为娃衬底、错衬底或绝缘体上娃衬底。在本实施例中，W半导 体衬底20为娃衬底的情况为例，作示范性说明。
[0049] 所述半导体衬底20包括第一类型有源区202、第二类型有源区201和浅沟槽隔离 区21，所述浅沟槽隔离区21适于将相邻第一类型有源区202和第二类型有源区201隔离。 所述第一类型有源区202为PMOS晶体管区时，则第二类型有源区201为NMOS晶体管区；所 述第一类型有源区202为NMOS晶体管区时，则第二类型有源区201为PMOS晶体管区。在 本实施例中，W第一类型有源区202为PMOS晶体管区、第二类型有源区201为NMOS晶体管 区的情况为例，作示范性说明。
[0050] 在本实施例中，W第一伪栅极位于第一类型有源区202表面、第二伪栅极位于第 二类型有源区201表面的情况为例，作示范性说明。
[0051] 所述栅介质层221还包括位于半导体衬底20表面的第一栅介质层和位于所述第 一栅介质层表面的第二栅介质层，所述第一栅介质层和第二栅介质层未在图5中示出。
[0052] 所述第一栅介质层为厚度2A~IOA的Si〇2或者SiON,所述第二栅介质层为厚度 5A~30A的册〇2、HfON' Zr〇2或者ZrON，所述金属层222为厚度IOA~20A的Ti' TiN'化 或者TaN,所述伪栅层24为厚度500A~700A的多晶娃。
[0053] 在相邻的第一伪栅极和第二伪栅极之间还形成有层间介质层，所述层间介质层与 第一伪栅极和第二伪栅极顶面齐平。所述层间介质层包括第一层间介质层25和位于第一 层间介质层25表面的第二层间介质层26,所述第一层间介质层25覆盖第一伪栅极侧面、第 二伪栅极侧面W及未被第一伪栅极和第二伪栅极覆盖的半导体衬底20表面。
[0054] 所述第一层间介质层25为氮化娃、氮氧化娃或者碳氧化娃，所述第二层间介质层 26为氧化娃。 阳化5] 参考图6,去除第一伪栅极的伪栅层24 (参考图5)，形成第一伪栅开口 241。
[0056] 去除所述第一伪栅极的伪栅层24的步骤包括：形成覆盖第二伪栅极顶面及部分 层间介质层顶面的图形化的第一掩模层；W所述第一掩模层为掩模，刻蚀所述第一伪栅极 的伪栅层24,直至暴露出第一伪栅极的金属层222表面；去除所述第一掩模层。
[0057] 所述图形化的第一掩模层为光刻胶层，由于后续去除第一伪栅极的伪栅层24所 采用的刻蚀工艺对层间介质层有很高的选择比，因此所述第一掩模层适于保护第二伪栅极 的伪栅层24,未被第一掩模层覆盖的部分层间介质层不受去除工艺的影响。
[0058] 所述去除第一伪栅极的伪栅层24的刻蚀工艺为