半导体集成器件及其操作方法

专利名称：半导体集成器件及其操作方法
技术领域：
本发明涉及配备有模数转换器的半导体集成电路及其操作方法，并且还涉及对降低噪声有效的技术，该噪声来自按照很难事先预测的操作时序来操作的噪声源元件等。
背景技术：
在诸如并入了模数(A/D)转换器的微计算机和微控制器之类的半导体集成电路中，外部供应的模拟信号由A/D转换器转换成数字信号，并且该数字信号被供应给中央处理单元(CPU)。在以下列出的专利文献I中，对并入了 A/D转换器的微计算机进行了描述。模拟多路复用器与A/D转换器的输入端耦接以选择由多个外部端子供应的多个模拟信号中的一个。所并入的A/D转换器被配置为逐次逼近型A/D转换器，其包括采样和保持电路类型的比较器电路、数字单元、逐次逼近寄存器和本地DA转换器。安装于半导体集成电路中的A/D转换器需要将外部输入的模拟信号精确地转换成数字信号。但是，这些模拟信号尤其是受来自半导体集成电路的半导体芯片内部的逻辑电路或者半导体集成电路安装于其上的安装基板上的逻辑电路的各种噪声所影响。因此， 由A/D转换产生的数字信号包括一些噪声。在以下列出的专利文献2中，描述了数字/模拟混合的集成电路，在该集成电路中，为了防止包括采样和保持电路的模拟电路的信噪比被由数字电路的操作时钟所生成的噪声而劣化，数字电路的操作时钟与包括采样和保持电路的模拟电路的操作时钟通过例如根据单个参考时钟来生成这两个时钟而彼此同步。此外，通过使用逻辑电路，将采样和保持电路的操作时钟设置为具有对于自数字电路的操作时钟的变化点起的固定时段的时滞。因此，避免了使采样和保持电路的操作时钟的时序与数字电路的操作时钟的时序一致。于是， 采样和保持电路总是能够在没有噪声产生的时段内保持模拟信号。以这种方式，能够实现防止模拟电路的信噪比劣化的目的。[相关文献][专利文献][专利文献I]日本公开的未经审查的专利申请No.2005-26805[专利文献2]日本公开的未经审查的专利申请No.Hei 1(1989)-20672
发明内容
本发明人在构想本发明之前从事被并入微计算机中的A/D转换器的研发工作。因为该A/D转换器需要具有高精度，所以防止噪声的对策是必要的。因此，本发明人在构想本发明之前检测了在上述专利文献2中所描述的用于防止因噪声所致的劣化的方法。但是，在这种用于防止因噪声所致的劣化的方法中，在采样和保持电路的操作时钟的时序与数字电路的操作时钟的时序之间的偏移量(迟滞时间间隔)被设置为由逻辑电路事先预测到的固定时段。因此，揭示了以下问题对于来自按照很难事先预测的操作时序来操作的噪声源元件等的噪声，无法防止因该噪声所致的劣化。更具体而言，由于高速操作的各种高功能性模块被并入大规模集成的新近的半导体集成电路中，因而很难事先预测此类高功能性模块的操作时钟的时序。此外，对于其他高功能性器件，例如安装于半导体集成电路外部的安装基板上的高速操作的高速逻辑电路，同样难以事先预测它们的操作时钟的时序。本发明是基于以上所提到的由本发明人在构想本发明之前所进行的检测结果来设计的。因此，本发明的一个目的是降低来自按照很难事先预测的操作时序来操作的噪声源元件等的噪声。本发明的另一个目的是降低来自按照很难事先预测的操作时序来操作的半导体集成电路内部的高功能性模块或者安装于安装基板上的高功能性器件等的噪声。本发明的上述的及其他的目标和新特征根据下面在本说明书中的描述和附图将
变得清楚。在本申请中所公开的发明的典型方面被总结如下。根据本发明的一种示例性实施例的半导体集成电路I在半导体芯片中包括包含采样和保持电路1211及A/D转换电路1212的A/D转换器121，以及中央处理单元21。模拟输入信号(Vin)在保持期内由采样和保持电路供应给A/D转换电路的输入端，以及数字输出信号(Dc^IjDp1)由A/D转换电路的输出端生成。中央处理单元执行数字输出信号的数据处理。半导体集成电路在半导体芯片中还包括时钟发生单元30以及采样和保持信号发生电路123。时钟发生单元生成供应给中央处理单元的操作时钟信号(Φακ)以及供应给采样和保持信号发生电路的时钟输出信号(Φ<>)。在半导体集成电路的校准操作中，响应于时钟输出信号，采样和保持信号发生电路生成其时序彼此间不同的多个时钟信号(小1到Φ8)并且将时钟信号按顺序地供应给采样和保持电路的米样和保持控制输入端。在校准操作中，A/D转换电路将由采样和保持电路以每个时钟信号的每个时序保持的多个模拟信号按顺序地转换成多个数字信号。在校准操作中，通过执行数字信号的分析，从时钟信号中选择用于允许A/D转换器在低噪声条件下的A/D转换的采样和保持电路的保持期的时序。在半导体集成电路的正常操作中，通过校准操作从时钟信号中选出的具有保持期的时序的时钟信号被作为采样和保持控制信号(Φ3Η)供应给采样和保持电路，以及由采样和保持电路以采样和保持控制信号的时序保持的模拟信号由A/D转换电路进行A/D转换并且被作为数字输出信号(Dtl到DnJ来输出(参见图I和图2)。将由在此所公开的发明的典型方面来实现的效果将在下面简要地描述。根据本发明，可以降低来自按照很难事先预测的操作时序来操作的噪声源元件等的噪声。


图I是示出根据本发明的第一实施例的半导体集成电路I的配置的示意图。图2是用于解释用来允许A/D转换器12实现在低噪声条件下的A/D转换操作的校准操作的波形图，该校准操作在图I所示的本发明的第一实施例的半导体集成电路I中执行。图3是用于解释用来允许A/D转换器12实现在低噪声条件下的A/D转换操作的另一种校准操作的波形图，该校准操作在图I所示的本发明的第一实施例的半导体集成电路I中执行。图4是示出根据本发明的第二实施例的半导体集成电路I的另一种配置的示意图。图5是示出被配置为根据本发明的第三实施例的微控制器单元(MPU)的半导体集成电路I的具体配置的示意图。
具体实施例方式I.实施例的概要首先，概述在此所公开的本发明的示例性实施例。在下面关于示例性实施例的一般描述中，出于参考目的而在括号中给出的附图参考标记(数字)仅用于说明属于由标记所标识的部件的概念的元件。[I]本发明的一种示例性实施例是在半导体芯片中包括包含采样和保持电路 1211及A/D转换电路1212的A/D转换器121以及中央处理单元21的半导体集成电路I。模拟输入信号(Vin)在保持期内能够由采样和保持电路供应给A/D转换电路的输入端，以及由A/D转换产生的数字输出信号(DcJUDim)能够由A/D转换电路的输出端生成。中央处理单元能够执行数字输出信号的数据处理。半导体集成电路在半导体芯片中还包括时钟发生单元30以及采样和保持信号发生电路123。时钟发生单元生成供应给中央处理单元的操作时钟信号(Φακ)以及供应给采样和保持信号发生电路的时钟输出信号(Φ<>)。在半导体集成电路的校准操作中，响应于时钟输出信号，采样和保持信号发生电路生成其时序彼此间不同的多个时钟信号(小1到Φ8)并且将时钟信号按顺序地供应给采样和保持电路的米样和保持控制输入端。在校准操作中，A/D转换电路将由采样和保持电路以每个时钟信号的每个时序保持的多个模拟信号按顺序地转换成多个数字信号。在校准操作中，通过执行数字信号的分析，用于允许A/D转换器在低噪声条件下的A/D转换的采样和保持电路的保持期的时序选自该时钟信号。在半导体集成电路的正常操作中，通过校准操作从该时钟信号中选出的具有保持期的时序的时钟信号被作为采样和保持控制信号(Φ3Η)供应给采样和保持电路，以及由采样和保持电路以采样和保持控制信号的时序保持的模拟信号由A/D转换电路进行A/D转换并且被作为数字输出信号(Dtl到DnJ来输出(参见图I和图2)。根据以上实施例，可以降低来自按照很难事先预测的操作时序来操作的噪声源元件等的噪声。
在一种优选的实施例中，采样和保持信号发生电路包括可变延迟电路1233、控制可变延迟电路的控制单元1232、以及用于控制单元的控制寄存器1231。可变延迟电路包括响应于时钟输出信号而生成其时序彼此间不同的多个时钟信号Q1到Φ8)的多个延迟电路(DLl到DL7)以及多个开关(SWl到SW8)，时钟信号被供应给开关的一端并且开关的另一端共同耦接至采样和保持电路的采样和保持控制输入端。在校准操作中，通过在控制单元的控制之下将可变延迟电路中的开关控制为依次处于导通状态，时钟信号作为采样和保持控制信号被按顺序地供应给采样和保持电路的采样和保持控制输入端。用于通过在校准操作中执行数字信号的分析来从该时钟信号中选择用于允许在低噪声条件下的A/D转换的保持期的时序的选择数据被存储于采样和保持信号发生电路的控制寄存器中。在正常操作中，响应于存储于采样和保持信号发生电路的控制寄存器中的选择数据，控制单元将选自可变延迟电路中的多个开关的一个开关控制为处于导通状态，并且，通过这个开关，时钟信号被选择作为采样和保持控制信号并被供应给采样和保持电路(参见图I和图2)。在另一种优选的实施例中，时钟发生单元由锁相环电路30来配置，锁相环电路30 包括生成操作时钟信号的压控振荡器33以及通过划分操作时钟信号的频率来生成时钟输出信号的分频器34(参见图I和图4)。 在又一种优选的实施例中，在校准操作中的数字信号的分析由形成于半导体芯片中的中央处理单元或数字信号处理器1234来执行(参见图I和图4)。根据一种更优选的实施例的半导体集成电路还包括用于存储要由在半导体芯片中的中央处理单元或数字信号处理器来执行的用于校准操作中的数字信号的分析的将程序的存储器。在另一种更优选的实施例中，用于存储程序的存储器是非易失性存储器。在又一种更优选的实施例中，校准操作在半导体集成电路上电时在初始化序列中执行。在再一种更优选的实施例中，在半导体集成电路的正常操作期间，校准操作在正常操作开始之后每经过预定的操作时间周期就执行。在一种具体的实施例中，A/D转换器12由逐次逼近型A/D转换器、闪速型A/D转换器、管道型A/D转换器和Σ Δ型A/D转换器中的任一种来配置。根据一种最具体的实施例的半导体集成电路在半导体芯片中还包括能够将在任意选自多个模拟输入端(ΑΝΟ, ANl. . . ΑΝ7)的一个模拟输入端上的信号输出到其输出端的模拟多路复用器11。已经从模拟多路复用器的输出端输出的模拟选择输出信号能够被供应给米样和保持电路的输入端(参见图5)。[2]另一方面，本发明的一种示例性实施例是在半导体芯片中包括包含采样和保持电路1211及A/D转换电路1212的A/D转换器121以及中央处理单元21的半导体集成电路I的一种操作方法。模拟输入信号(Vin)在保持期内能够由采样和保持电路供应给A/D转换电路的输入端以及由A/D转换产生的数字输出信号(Dtl到DnJ能够由A/D转换电路的输出端生成。中央处理单元能够执行数字输出信号的数据处理。半导体集成电路在半导体芯片中还包括时钟发生单元30以及采样和保持信号发生电路123。时钟发生单元生成供应给中央处理单元的操作时钟信号(Φακ)以及供应给采样和保持信号发生电路的时钟输出信号(Φ<>)。在半导体集成电路的校准操作中，响应于时钟输出信号，采样和保持信号发生电路生成其时序彼此间不同的多个时钟信号(小1到Φ8)并且将该时钟信号按顺序地供应给采样和保持电路的采样和保持控制输入端。在校准操作中，A/D转换电路将由采样和保持电路以每个时钟信号的每个时序保持的多个模拟信号按顺序地转换成多个数字信号。在校准操作中，通过执行数字信号的分析，用于允许A/D转换器在低噪声条件下的A/D转换的采样和保持电路的保持期的时序选自该时钟信号。在半导体集成电路的正常操作中，通过校准操作从该时钟信号选出的具有保持期的时序的时钟信号被作为采样和保持控制信号(Φ3Η)供应给采样和保持电路，以及由采样和保持电路以采样和保持控制信号的时序保持的模拟信号由A/D转换电路进行A/D转换并且被作为数字输出信号(Dtl到DnJ来输出(参见图I和图2)。根据以上实施例，可以降低来自按照很难事先预测的操作时序来操作的噪声源元件等的噪声。2.实施例的细节接下来将更详细地描述本发明的实施例。在用于解释用来实现本发明的优选实施例的所有附图中，具有与前面的附图中的零件相同的功能的零件被分配相同的参考标记， 并将省略其重复的说明。第一实施例《半导体集成电路的配置》图I是示出根据本发明的第一实施例的半导体集成电路I的配置的示意图。在图I中示出的根据本发明的本实施例的半导体集成电路I包括模拟电路10、数字电路20和锁相环(PLL)电路30。此外，半导体集成电路I还能够与安装于安装基板上的另一个高功能性器件100电耦接。该高功能性器件100包括用户逻辑电路110和时钟发生电路(CLKS) 120。模拟电路10包括A/D转换器12 ;数字电路20包括中央处理单元(CPU) 21和逻辑电路22 ;以及锁相环电路30包括相位比较器(PC) 31、电荷泵和低通滤波器(CP&LPF)32、压控振荡器(VCO) 33和分频器(1/M)34。《模拟电路中的A/D转换器》如图I所示，在模拟电路10中的A/D转换器(ADC) 12包括A/D转换电路121、A/D 转换数据寄存器122，以及采样和保持控制信号发生电路123。A/D转换电路121包括采样和保持电路(SHC) 1211以及A/D转换核心电路1212。《采样和保持电路》采样和保持电路1211包括P沟道MOS晶体管Qp、N沟道MOS晶体管Qn、第一 CMOS逆变器Invl、第二 CMOS逆变器Inv2和采样电容器C。P沟道MOS晶体管Qp的源-漏电流通路以及N沟道MOS晶体管Qn的漏-源电流通路并联耦接于模拟输入端ANOl与采样电容器C的一端之间。米样电容器C的另一端与地电位f禹接。第一 CMOS逆变器Invl的输出端与采样和保持电路1211中的N沟道MOS晶体管 Qn的栅极端子耦接。第二 CMOS逆变器Inv2的输入端和输出端分别与N沟道MOS晶体管 Qn的栅极端子以及P沟道MOS晶体管Qp的栅极端子耦接。此外，来自在采样和保持控制信号发生电路123中的可变延迟电路(VDL) 1233的采样和保持控制信号Φ3Η被供应给第一 CMOS逆变器Invl的输入端。在采样和保持控制信号(^sh处于低电平的采样期内，CMOS模拟开关的晶体管Qp 和Qn 二者都被控制以处于导通状态中。因而，在模拟输入端ANOl处的模拟输入电压Vin 被供应于采样电容器C的两端上。在该采样期内，在采样电容器C的两端上的采样电压随模拟输入电压Vin的变化而变化。在采样和保持控制信号Φ SH处于高电平的保持期内，CMOS模拟开关的晶体管Qp和 Qn 二者被控制以处于非导通状态中。因而，在采样电容器C的两端上的保持电压由紧接在保持期之前的在采样期内的最后的采样电压来确定。供应给A/D转换核心电路1212的模拟输入信号是在保持期内采样和保持电路1211中的采样电容器C的两端上的保持电压。《A/D转换核心电路》如图I所示，A/D转换核心电路(ADC_Core) 1212由包括比较器(Cmp) 12121、逐次逼近寄存器(SAR_Reg) 12122和本地数模(D/A)转换器12123的逐次逼近型A/D转换器来配置。比较器12121执行在由采样和保持电路1211在保持期内供应给其非反相输入端的模拟输入电压Vin与由本地D/A转换器12123供应给其反相输入端的反馈模拟输出电压之间的模拟电压比较。逐次逼近寄存器12122保持比较的初始值，同时根据预定的算法响应于比较器12121的电压比较输出信号的比较结果来更新保持于其中的值。此外，比较器12121的比较输出信号由逐次逼近型A/D转换器作为A/D转换的数字输出信号Dtl到Dim来输出并且被存储于A/D转换数据寄存器122之内，以及同时被供应给本地D/A转换器12123的输入端。因此，本地D/A转换器12123生成与保存于逐次逼近寄存器12122中的数字更新值对应的反馈模拟输出电压并且将该电压供应给比较器12121 的反相输入端。《采样和保持控制信号发生电路》采样和保持控制信号发生电路123包括采样和保持控制寄存器1231、采样和保持控制单元(SHC) 1232，以及可变延迟电路(VDL) 1233。设置采样和保持控制寄存器1231使得能够经由数据总线(Bus)将由在数字电路 20中的中央处理单元(CPU) 21生成的控制数据存储于其中。采样和保持控制单元1232包括选择器(SEL) 12321和移相器(PS) 12322。由中央处理单元21生成的控制数据的延迟选择数据被供应给选择器12321，以及由中央处理单元 21生成的控制数据的相位控制数据被供应给移相器12322。 可变延迟电路1233包括7个串联耦接的CMOS延迟电路DLl、DL2、DL3、DL4、DL5、 DL6、DL7 以及 8 个 CMOS 模拟开关 SW1、Sff2, Sff3, Sff4, Sff5, Sff6, Sff7, SW8。
由采样和保持控制单元1232中的移相器12322生成的第一时钟信号Φ i被供应给第一 CMOS延迟电路DLl的输入端以及第一 CMOS模拟开关SWl的一端。第一 CMOS模拟开关SWl的另一端与第二到第八CMOS模拟开关SW2到SW8的另一端一起共同耦接至可变延迟电路1233的输出端。由第一 CMOS延迟电路DLl的输出端生成的第二时钟信号Φ2被供应给第二 CMOS 延迟电路DL2的输入端以及第二 CMOS模拟开关SW2的一端。由第二 CMOS延迟电路DL2的输出端生成的第三时钟信号Φ3被供应给第三CMOS 延迟电路DL3的输入端以及第三CMOS模拟开关SW3的一端。由第三CMOS延迟电路DL3的输出端生成的第四时钟信号Φ4被供应给第四CMOS 延迟电路DL4的输入端以及第四CMOS模拟开关SW4的一端。由第四CMOS延迟电路DL4的输出端生成的第五时钟信号Φ5被供应给第五CMOS 延迟电路DL5的输入端以及第五CMOS模拟开关SW5的一端。由第五CMOS延迟电路DL5的输出端生成的第六时钟信号Φ6被供应给第六CMOS 延迟电路DL6的输入端以及第六CMOS模拟开关SW6的一端。由第六CMOS延迟电路DL6的输出端生成的第七时钟信号Φ 7被供应给第七CMOS 延迟电路DL7的输入端以及第七CMOS模拟开关SW7的一端。由第七CMOS延迟电路DL7的输出端生成的第八时钟信号Φ8被供应给第八CMOS 模拟开关SW8的一端。第二时钟信号Φ2相对第一时钟信号(^延迟第一CMOS延迟电路DLl的延迟时间。 第三时钟信号Φ3相对第二时钟信号小2延迟第二 CMOS延迟电路DL2的延迟时间。第四时钟信号Φ4相对第三时钟信号小3延迟第三CMOS延迟电路DL3的延迟时间。第五时钟信号 Φ5相对第四时钟信号小4延迟第四CMOS延迟电路DL4的延迟时间。第六时钟信号小6相对第五时钟信号小5延迟第五CMOS延迟电路DL5的延迟时间。第七时钟信号$7相对第六时钟信号06延迟第六CMOS延迟电路DL6的延迟时间。第八时钟信号小8相对第七时钟信号Φ7延迟第七CMOS延迟电路DL7的延迟时间。第一到第七CMOS延迟电路DLl到DL7各自的延迟时间被设置为基本上相等的延迟时间间隔。响应于作为由中央处理单元21供应的控制数据的延迟选择数据，在采样和保持控制信号发生电路123中的采样和保持控制单元1232内的选择器12321使在可变延迟电路1233内的8个CMOS模拟开关SW1、SW2、Sff3, Sff4, Sff5, Sff6, Sff7, SW8中的任何一个处于接通状态以及剩余7个CMOS模拟开关处于断开状态。因此，在第一到第八时钟信号Ct1到 Φ8当中的任何一个时钟信号被作为采样和保持控制信号Φ3Η由在采样和保持控制信号发生电路123中的可变延迟电路1233供应给在采样和保持电路1211中的第一 CMOS逆变器 Invl的输入端以用于A/D转换器12中的A/D转换核心电路1212。响应于作为由中央处理单元21供应的控制数据的相位控制数据，采样和保持控制信号发生电路123中的采样和保持控制单元1232内的移相器12322生成第一时钟信号
，其具有与由锁相环电路30中的分频器34生成的分频输出信号Φ。的相位的预定的相位关系。更具体而言，例如，如果相位控制数据表示低电平“0”，则第一时钟信号Ct1的相位变成与分频输出信号的相位基本上相同。如果相位控制数据表示高电平“1”，则第一时钟信号的相位偏移以相对分频输出信号的相位提前180度(=π)的偏移量。这可以通过分频输出信号的非反相和反相轻易地实现。此外，由移相器12322生成的第一时钟信号的高电平期确定了第二到第八时钟信号小2到小8的以及采样和保持控制信号Φ5Η的高电平期；因此，它确定了在A/D转换电路121中的采样和保持电路1211的保持期。因此，移相器12322包括用于生成其中具有预定的高电平期的第一时钟信号Ct1的单触发脉冲发生电路。《数字电路》《中央处理单元》在数字电路20中的中央处理单元21通过执行存储于随机存取存储器(RAM)或非易失性存储器(例如，闪速存储器)中的程序来执行来自A/D转换电路121的存储于A/D 转换数据寄存器122中的数字输出信号Dtl到Dim的数据处理，其中在图I中没有示出所述随机存取存储器(RAM)或非易失性存储器。而且，根据第一实施例，中央处理单元21确定在A/D转换器12中的采样和保持电路1211的保持操作时序，以便通过执行存储于随机存取存储器(RAM)或非易失性存储器 (例如，闪速存储器)中的噪声分析程序来实现最小的噪声水平。也就是说，由中央处理单元21执行噪声分析程序提供了校准操作以允许A/D转换器12实现在低噪声条件下的A/D 转换。《逻辑电路》在数字电路20中的逻辑电路22包括执行各种逻辑运算的随机逻辑电路，并且必要时还可选地包括高功能性加速器，例如FPU (浮点运算单元)。《锁相环电路》锁相环电路30包括相位比较器31、电荷泵和低通滤波器32、压控振荡器33，以及分频器34，以将操作时钟信号Φακ供应给数字电路20中的中央处理单元21 和逻辑电路22并且将分频输出信号供应给采样和保持控制信号发生电路123中的采样和保持控制单元1232。如图I所示，来自安装于安装基板上的另一高功能性器件100中的时钟发生电路 120的参考时钟信号经由外部端子TCK供应给锁相环电路30中的相位比较器31的一个输入端，以及由压控振荡器33的输出端生成的操作时钟信号Φακ被供应给相位比较器31的另一输入端。在参考时钟信号与操作时钟信号之间的相位差信号由相位比较器31的输出端生成并且经由电荷泵和低通滤波器32供应给压控振荡器33的控制输入端。结果， 供应给数字电路20中的中央处理单元21和逻辑电路22的操作时钟信号Φακ的相位和频率与由另一高功能性器件100中的时钟发生电路120供应给外部端子TCK的参考时钟信号的相位和频率一致。《半导体集成电路的操作》《用于在低噪声条件下的A/D转换操作的校准操作》根据图I所示的本发明的第一实施例的半导体集成电路1，通过由中央处理单元 21执行噪声分析程序，在A/D转换器12中的采样和保持电路1211试图以8个时钟信号(第一到第八时钟信号小1到Φ8)的全部操作时序保持模拟输入信号。通过以这8个时钟信号的时序保持而被保持的全部8个模拟电压输入Vin由A/D转换核心电路1212来A/D转换
成数字信号。由全部8个模拟电压输入Vin的A/D转换产生的8个数字输出信号Dtl到D1^1被存储于A/D转换数据寄存器122中。然后，中央处理单元21将存储于A/D转换数据寄存器 122中的8个数字输出信号Dtl到Dim进行比较并且抽取强关联的数据作为受来自噪声源的噪声影响较小的A/D转换的数字输出信号Dtl到DN_lt)也就是说，中央处理单元21从存储于 A/D转换数据寄存器122内的8个数字输出信号当中抽取具有基本上相等的值的多数数据作为受来自噪声源的噪声影响较小的A/D转换的数字输出信号。另一方面，中央处理单元 21忽略存储于A/D转换数据寄存器122内的8个数字输出信号当中具有彼此不同的值的少数数据作为受来自噪声源的噪声影响较大的数据。当存储于A/D转换数据寄存器122中的8个数字输出信号被针对它们是否受噪声所影响进行评估时，模拟电压输入Vin在正常操作中能够由各种模拟传感器来供应，模拟电压输入Vin被供应给根据图I所示的本发明的第一实施例的半导体集成电路I的模拟输入端AN01。原因是模拟电压输入Vin的幅值变化在8个时钟信号(第一到第八时钟信号小工到Φ8)的采样期内能够被忽略，因为正常的模拟电压输入Vin的频率与8个时钟信号 (第一到第八时钟信号(^到Φ8)的频率相比是极低的。但是，当8个数字输出信号被针对它们是否受噪声所影响进行评估时，保持于恒定电压的模拟电压输入Vin也可以被供应给模拟输入端ANOI。以这种方式，从8个时钟信号(即第一到第八时钟信号(^到Φ8)中，中央处理单元21选择具有保持操作时序的时钟信号，该时钟信号给出了所抽取的强关联的数据作为受噪声影响较小的A/D转换的数字输出信号Dtl到DN_lt)因此，中央处理单元21能够确定在 A/D转换器12中的采样和保持电路1211的保持操作时序以实现最小噪声水平。以这种方式，通过由中央处理单元21执行噪声分析程序，可以执行用于允许A/D转换器12实现在低噪声条件下的A/D转换操作的校准操作。用于从8个时钟信号(第一到第八时钟信号(^到Φ8)中选择时钟信号的选择控制数据被存储于采样和保持控制信号发生电路123中的采样和保持控制寄存器1231内，其中所选择的时钟信号具有用于实现由校准操作所确定的最小噪声水平的保持操作时序。根据图I所示的本发明的第一实施例的半导体集成电路1，中央处理单元21由存储于随机存取存储器(RAM)或非易失性存储器(例如，闪速存储器)中的程序来控制以在半导体集成电路I上电时按初始化顺序执行用于允许A/D转换器12实现在低噪声条件下的A/D转换操作的校准操作。《在正常操作中的A/D转换器》而且，随后，在图I所示的本发明的第一实施例的半导体集成电路I中，采样和保持控制单元1232响应于存储于采样和保持控制信号发生电路123中的采样和保持控制寄存器1231内的延迟选择数据和相位控制数据来控制可变延迟电路(VDL) 1233，使得在A/D 转换器12中的采样和保持电路1211以用于实现由上述校准操作所确定的最小噪声水平的时钟信号的保持操作时序来执行模拟输入信号的保持。更具体而言，在正常操作中的A/D转换器12的A/D转换被执行，使得在A/D转换器12中的采样和保持电路1211的保持操作通过将具有选自8个时钟信号(第一到第八时钟信号小1到Φ8)的保持操作时序的时钟信号用作采样和保持控制信号Φ3Η来执行。而且，在图I所示的本发明的第一实施例的正常操作中的半导体集成电路I内，中央处理单元21通过存储于随机存取存储器(RAM)或非易失性存储器(例如，闪速存储器)中的程序来控制以在A/D转换器12的正常操作开始之后，每经过预定的操作时间周期就执行用于允许A/D转换器12实现在低噪声条件下的A/D转换操作的校准操作。《关于校准操作的波形图》图2是用于解释用来允许A/D转换器12实现在低噪声条件下的A/D转换操作的校准操作的波形图，该校准操作在图I所示的本发明的第一实施例的半导体集成电路I中执行。在图2中，示出了在校准操作中由在半导体集成电路I的PLL电路30中的压控振荡器33生成的操作时钟信号Φακ ;示出了由在PLL电路30中的分频器34生成的分频输出信号;此外，还示出了干扰A/D转换器12在低噪声条件下的A/D转换操作的噪声 (Noise)的波形。此外，在图2中还示出了下列时钟信号在校准操作中由在半导体集成电路I的采样和保持控制单元1232中的移相器12322生成的第一时钟信号;由第一 CMOS延迟电路 DLl生成的第二时钟信号Φ2 ;由第二CMOS延迟电路DL2的输出端生成的第三时钟信号Φ3 ； 由第三CMOS延迟电路DL3的输出端生成的第四时钟信号Φ 4 ;由第四CMOS延迟电路DL4的输出端生成的第五时钟信号Φ5 ;由第五CMOS延迟电路DL5的输出端生成的第六时钟信号 Φ 6 ;由第六CMOS延迟电路DL6的输出端生成的第七时钟信号Φ 7 ；以及由第七CMOS延迟电路DL7的输出端生成的第八时钟信号Φ8。在图2所示的波形图的实例中，具有极大幅值的噪声(Noise)在分频输出信号
从低电平上升到高电平的时刻生成。同样，具有不可忽略的幅值的噪声(Noise)在分频输出信号从高电平下降到低电平的时刻生成。因此，在用于允许A/D转换器12实现在低噪声条件下的A/D转换的校准操作中， 来自在与第二时钟信号Φ2、第三时钟信号Φ3、第四时钟信号Φ4、第六时钟信号Φ6、第七时钟信号$7和第八时钟信号Φ8中的每个时钟信号的高电平操作时序对应的保持期内由A/ D转换器12中的米样和保持电路1211保持的模拟电压输入的A/D转换的数字输出信号被抽取作为具有基本上相等的值并且受来自噪声源的噪声影响较小的多数A/D转换的数字输出信号。另一方面，在该校准操作中，来自在与第一时钟信号小工和第五时钟信号小5中的每个时钟信号的高电平操作时序对应的保持期内由A/D转换器12中的采样和保持电路 1211保持的模拟电压输入的A/D转换的数字输出信号作为具有彼此不同的值并且受来自噪声源的噪声影响较大的少数A/D转换的数字输出信号被忽略。因此，在校准操作之后的正常操作中的半导体集成电路I内，在正常操作中的A/D 转换器12的A/D转换被执行，使得在A/D转换器12中的采样和保持电路1211的保持操作通过将由上述校准操作从第二时钟信号Φ2、第三时钟信号Φ3、第四时钟信号Φ4、第六时钟信号Φ6、第七时钟信号小7和第八时钟信号Φ8中选出的具有一个保持操作时序的时钟信号用作采样和保持控制信号Φ3Η来执行。结果，A/D转换器12在低噪声条件下的A/D转换操作能够得以实现。《关于校准操作的另一个波形图》图3是用于解释用来允许A/D转换器12实现在低噪声条件下的A/D转换操作的另一种校准操作的波形图，该校准操作在图I所示的本发明的第一实施例的半导体集成电路I中执行。在图3中，示出了用于确定集成于半导体集成电路I中的各种功能性模块以及安装于安装基板上的另一个高功能性器件100的操作时序的多个时钟信号CLK ;示出了由PLL 电路30中的分频器34生成的分频输出信号Φ ο ;此外，还示出了干扰A/D转换器12在低噪声条件下的A/D转换操作的噪声(Noise)的波形。在初始时由半导体集成电路I执行的校准操作中，在从时间T/到时间IV的每个时刻，即，在来自分频器34的分频输出信号Φ。从低电平变化到高电平的时刻T/及其之后分析噪声影响。但是，在从时间T/到时间T8'的操作期内，因为发生频繁的多个时钟 CLK和分频输出信号Φ。的电平变化，所以具有大幅值的噪声(Noise)在该操作期内生成。 因此，由在该操作期内所保持的模拟电压输入进行A/D转换的全部8个数字输出信号Dtl到 Dn^1具有彼此不同的值。根据由中央处理单元21进行的这个分析的结果，由中央处理单元 21判定半导体集成电路I的在正常操作中的A/D转换器12在从时间T/到时间IV的操作期内无法实现在低噪声条件下的A/D转换操作。根据该判定的结果，由在PLL电路30中的分频器34生成的分频输出信号Φ。的相位被控制以提前180度(=π)。这能够通过分频输出信号的非反相和反相轻易地实现。更具体而言，响应于以上判定的结果，在采样和保持控制单元1232中的移相器12322 内的CMOS逆变器将通过将由PLL电路30中的分频器34供应的分频输出信号Φ。反相而生成的第一时钟信号Φ I供应给第一 CMOS延迟电路DLl的输入端以及第一 CMOS模拟开关 Sffl的一端。结果，如图3所示，第一时钟信号Ct1由在半导体集成电路I的采样和保持控制单元1232中的移相器12322在时间T1生成，第二时钟信号Φ2由第一 CMOS延迟电路DLl在时间T2生成，第三时钟信号Φ3由第二 CMOS延迟电路DL2的输出端在时间T3生成，第四时钟信号Φ4由第三CMOS延迟电路DL3的输出端在时间T4生成，第五时钟信号Φ5由第CMOS 延迟电路DL4的输出端在时间T5生成，第六时钟信号Φ6由第五CMOS延迟电路DL5的输出端在时间T6生成，第七时钟信号Φ7由第六CMOS延迟电路DL6的输出端在时间T7生成，以及第八时钟信号Φ8由第七CMOS延迟电路DL7的输出端在时间T8生成。因此，在接下来由半导体集成电路I执行的校准操作中，来自在与第二时钟信号 Φ2、第三时钟信号Φ3、第四时钟信号Φ4、第六时钟信号Φ6、第七时钟信号Φ7和第八时钟信号Φ8中的每个时钟信号的高电平操作时序对应的保持期内由A/D转换器12中的采样和保持电路1211保持的模拟电压输入的A/D转换的数字输出信号被抽取作为具有基本上相等的值并且受来自噪声源的噪声影响较小的多数A/D转换的数字输出信号。另一方面， 在该校准操作中，来自在与第一时钟信号Φ^Ρ第五时钟信号Φ5中的每个时钟信号的高电平操作时序对应的保持期内由A/D转换器12中的采样和保持电路1211保持的模拟电压输入的A/D转换的数字输出信号作为具有彼此不同的值并且受来自噪声源的噪声影响较大的少数A/D转换的数字输出信号被忽略。因此，在校准操作之后的正常操作中的半导体集成电路I内，在正常操作中的A/D 转换器12的A/D转换被执行，使得在A/D转换器中的采样和保持电路1211的保持操作通过将由上述校准操作从第二时钟信号Φ2、第三时钟信号Φ3、第四时钟信号Φ4、第六时钟信号Φ6、第七时钟信号小7和第八时钟信号Φ8中选出的具有一个保持操作时序的时钟信号用作采样和保持控制信号Φ3Η来执行。结果，A/D转换器12在低噪声条件下的A/D转换操作能够得以实现。
第二实施例《半导体集成电路的另一种配置》图4是示出根据本发明的第二实施例的半导体集成电路I的另一种配置的示意图。根据图4所示的本发明的第二实施例的半导体集成电路I在以下方面不同于根据图I所示的本发明的第一实施例的半导体集成电路I。也就是说，数字信号处理器(DSP) 1234被添加给根据图4所示的本发明的第二实施例的半导体集成电路I的采样和保持控制信号发生电路123。这个数字信号处理器1234代表中央处理单元21将存储于A/D转换数据寄存器 122中的8个数字输出信号Dtl到Dim进行比较并且抽取强关联的数据作为受来自噪声源的噪声影响较小的A/D转换的数字输出信号Dc^UDn+也就是说，数字信号处理器1234从存储于A/D转换数据寄存器122内的8个数字输出信号当中抽取具有基本上相等的值的多数数据作为受来自噪声源的噪声影响较小的A/D转换的数字输出信号。另一方面，数字信号处理器1234忽略在存储于A/D转换数据寄存器122内的8个数字输出信号当中具有彼此不同的值的少数数据作为受来自噪声源的噪声影响较大的数据。随后，从8个时钟信号，S卩，第一到第八时钟信号(^到(^8中，数字信号处理器 1234选出具有保持操作时序的时钟信号，该时钟信号给出了被抽取作为受噪声影响较小的 A/D转换的数字输出信号Dtl到Dim的强关联的数据。因此，数字信号处理器1234能够确定用于实现最小噪声水平的在A/D转换器12中的采样和保持电路1211的保持操作时序。以这种方式，通过由数字信号处理器1234执行噪声分析程序，可以执行用于允许A/D转换器 12实现在低噪声条件下的A/D转换操作的校准操作。根据图4所示的本发明的第二实施例的半导体集成电路1，数字信号处理器1234 由存储于随机存取存储器(RAM)或非易失性存储器(例如，闪速存储器)内的程序来控制以在半导体集成电路I上电时在初始化序列中执行用于允许A/D转换器12实现在低噪声条件下的A/D转换操作的校准操作。而且，在图4所示的本发明的第二实施例的半导体集成电路I中，数字信号处理器 1234由存储于随机存取存储器(RAM)或非易失性存储器(例如，闪速存储器)内的程序来控制以在A/D转换器12的正常操作开始之后，每经过预定的操作时间周期就执行用于允许 A/D转换器12实现在低噪声条件下的A/D转换操作的校准操作。第三实施例《半导体集成电路的具体配置》图5是示出被配置为根据本发明的第三实施例的微控制器单元(MPU)的半导体集成电路I的具体配置的示意图。如图5所示，半导体集成电路I的模拟电路核心10包括模拟多路复用器(MPX) 11 和A/D转换器12。《模拟电路核心》 模拟电路核心包括模拟多路复用器(MPX) 11的8个通道ANO，ANl. . . AN7的模拟输入端，并且能够将任意选自这8个通道的模拟输入信号输出到输出端。图5所示的A/D转换器12包括A/D转换电路121、A/D转换数据寄存器122、以及采样和保持控制信号发生电路123，它们以与在根据图I所示的本发明的第一实施例的半导体集成电路I以及根据图4所示的本发明的第二实施例的半导体集成电路I中的那些部件完全相同的方式来配置。A/D转换电路121包括采样和保持电路1211以及A/D转换核心电路1212。此外，图5所示的A/D转换器12还包括锁相环电路30，该锁相环电路30以与在根据图I所示的本发明的第一实施例的半导体集成电路I以及根据图4所示的本发明的第二实施例的半导体集成电路I完全相同的方式来配置，以将操作时钟信号Φακ供应给在数字电路20中的中央处理单元21和逻辑电路22以及将分频输出信号供应给采样和保持控制信号发生电路123。设置于相对高的电压(例如，5伏)的模拟电源电压AVcc被供应给模拟电路核心
10;而模拟地电位AVss被供应给模拟电路核心10。《数字电路核心》在图5所示的半导体集成电路I的半导体芯片中的数字电路核心20包括中央处理单元(CPU) 21、逻辑电路22、随机存取存储器(RAM) 24、闪速非易失性存储器件(NV Flash) 23、随机存取存储器(RAM) 24、只读存储器(ROM) 25和总线开关控制器(BSC) 26。设置于相对低的电压(例如，大约I伏)的数字电源电压Vcc被供应给数字电路核心20;而数字地电位Vss被供应给数字电路核心20。更具体而言，随机存取存储器(RAM) 24，闪速非易失性存储器件(NV Flash) 23、只读存储器(ROM) 25和总线开关控制器(BSC) 26经由CPU总线CPU_Bus和控制线Cntr_Lines 与中央处理单元(CPU)21耦接。而且，多个外围电路Periph CirU Periph Cir2经由CPU 总线CPU_Bus、控制线Cntr_Lines、外围总线Periph_Bus和总线开关控制器(BSC) 26与中央处理单元(CPU) 21耦接。因此，由模拟电路核心10中的模拟多路复用器(MPX) 11选择并采样的输入模拟信号由A/D转换器12转换成数字信号，并且该数字信号能够经由外围总线 Periph_Bus、总线开关控制器(BSC) 26和CPU总线CPU_Bus由中央处理单元(CPU) 21来处理。此外，由中央处理单元21或数字信号处理器执行以允许A/D转换器12实现在最小噪声水平下的A/D转换的噪声分析程序能够存储于随机存取存储器24、闪速非易失性存储器件23和只读存储器25中的任何一个存储器内。虽然由本发明人所创作的本发明已经在前面具体地基于其实施例进行了描述，但清楚的是，本发明并不限于所描述的实施例，并且在不脱离本发明的范围的情况下可以进行各种修改。例如，A/D转换器12并不仅限于逐次逼近型A/D转换电路；应当清楚的是，A/D转换器能够通过闪速型A/D转换器、管道型A/D转换器和Σ Δ型A/D转换器中的任一种来配置。此外，生成操作时钟信号的元件并不限于锁相环电路30 ;例如，它能够以使用频率-电压转换电路的环形振荡器或时钟振荡电路来配置。而且，对于存储于随机存取存储器或非易失性存储器(例如，闪速存储器)内的噪声分析程序由中央处理单元21或数字信号处理器来执行，作为选择，该噪声分析能够通过借助于快速傅里叶变换等分析由具有高于模拟电压输Vin的频率分量的频率信号分量的时钟脉冲引起的噪声分量来执行，其中所述模拟电压输入Vin由采样和保持控制信号发生电路123中的可变延迟电路1233在A/D转换器12的正常操作期内以及在8个时钟信号 (第一到第八时钟信号Ct1到Φ8)中的每个时钟信号的高电平期内供应。相关申请的交叉引用在2011年I月11日提交的日本专利申请No. 2011-2829的包括说明书、附图和摘要在内的公开内容通过引用的方式全部并入本申请。
权利要求
1.一种半导体集成电路，在半导体芯片中包括包含采样和保持电路及模数转换电路的模数转换器，以及中央处理单元，其中模拟输入信号能够由所述采样和保持电路在保持期内供应给所述模数转换电路的输入端，其中由模数转换产生的数字输出信号能够由所述模数转换电路的输出端来生成，其中所述中央处理单元能够执行所述数字输出信号的数据处理，所述半导体集成电路还包括在所述半导体芯片中的时钟发生单元以及采样和保持信号发生电路，其中所述时钟发生单元生成供应给所述中央处理单元的操作时钟信号以及供应给所述采样和保持信号发生电路的时钟输出信号，其中，在所述半导体集成电路的校准操作中，响应于所述时钟输出信号，所述采样和保持信号发生电路生成其时序彼此间不同的多个时钟信号并且将所述时钟信号按顺序地供应给所述采样和保持电路的采样和保持控制输入端，其中在所述校准操作中，所述模数转换电路将由所述采样和保持电路以每个所述时钟信号的每个时序保持的多个模拟信号按顺序地转换成多个数字信号，其中在所述校准操作中，通过执行所述数字信号的分析，用于允许所述模数转换器在低噪声条件下的模数转换的所述采样和保持电路的保持期的时序选自所述时钟信号，并且其中，在所述半导体集成电路的正常操作中，通过所述校准操作从所述时钟信号中选出的具有所述保持期的所述时序的时钟信号被作为采样和保持控制信号供应给所述采样和保持电路，以及由所述采样和保持电路以所述采样和保持控制信号的时序保持的模拟信号由所述模数转换电路进行模数转换并且被作为所述数字输出信号来输出。
2.根据权利要求I所述的半导体集成电路，其中所述采样和保持信号发生电路包括可变延迟电路、控制所述可变延迟电路的控制单元、以及用于所述控制单元的控制寄存器，其中所述可变延迟电路包括响应于所述时钟输出信号而生成其时序彼此间不同的多个时钟信号的多个延迟电路以及多个开关，所述时钟信号被供应给所述开关的一端并且所述开关的另一端共同耦接至所述采样和保持电路的所述采样和保持控制输入端，其中，在所述校准操作中，通过在所述控制单元的控制之下将所述可变延迟电路中的所述开关控制为依次处于导通状态，所述时钟信号作为所述采样和保持控制信号被按顺序地供应给所述采样和保持电路的所述采样和保持控制输入端，其中选择数据被存储于所述采样和保持信号发生电路的所述控制寄存器中，所述选择数据用于通过在所述校准操作中执行所述数字信号的所述分析来从所述时钟信号中选择允许在低噪声条件下的所述模数转换的所述保持期的所述时序，并且其中，在所述正常操作中，响应于存储于所述采样和保持信号发生电路的所述控制寄存器中的所述选择数据，所述控制单元将选自所述可变延迟电路中的所述多个开关的一个开关控制为处于导通状态，并且通过所述一个开关，所述时钟信号被选择作为所述采样和保持控制信号并供应给所述采样和保持电路。
3.根据权利要求2所述的半导体集成电路，其中所述时钟发生单元由锁相环电路来配置，所述锁相环电路包括生成所述操作时钟信号的压控振荡器，以及通过划分所述操作时钟信号的所述频率来生成所述时钟输出信号的分频器。
4.根据权利要求2所述的半导体集成电路，其中在所述校准操作中的所述数字信号的所述分析由形成于所述半导体芯片中的所述中央处理单元或数字信号处理器来执行。
5.根据权利要求4所述的半导体集成电路，其中所述半导体集成电路还包括存储器， 用于存储要由在所述半导体芯片中的所述中央处理单元或所述数字信号处理器来执行的用于在所述校准操作中的所述数字信号的所述分析的程序。
6.根据权利要求5所述的半导体集成电路，其中用于存储所述程序的所述存储器是非易失性存储器。
7.根据权利要求2所述的半导体集成电路，其中所述校准操作在所述半导体集成电路上电时在初始化序列中执行。
8.根据权利要求7所述的半导体集成电路，其中，在所述半导体集成电路的正常操作期间，在所述正常操作开始之后每经过预定的操作时间周期就执行所述校准操作。
9.根据权利要求2所述的半导体集成电路，其中所述模数转换器由逐次逼近型模数转换器、闪速型模数转换器、管道型模数转换器和Σ Δ型模数转换器中的任一种来配置。
10.根据权利要求9所述的半导体集成电路，其中所述半导体集成电路还包括在所述半导体芯片中的模拟多路复用器，所述模拟多路复用器能够将在任意选自多个模拟输入端中的一个模拟输入端上的信号输出到其输出端,并且其中已经从所述模拟多路复用器的所述输出端输出的模拟选择输出信号能够被供应给所述采样和保持电路的输入端。
11.一种半导体集成电路的操作方法，所述半导体集成电路在半导体芯片中包括包含采样和保持电路及模数转换电路的模数转换器以及中央处理单元，其中模拟输入信号在保持期内能够由所述采样和保持电路供应给所述模数转换电路的输入端，以及由模数转换产生的数字输出信号能够由所述模数转换电路的输出端生成， 以及其中所述中央处理单元能够执行所述数字输出信号的数据处理，所述半导体集成电路还包括在所述半导体芯片中的时钟发生单元以及采样和保持信号发生电路，其中所述时钟发生单元生成供应给所述中央处理单元的操作时钟信号以及供应给所述采样和保持信号发生电路的时钟输出信号，其中，在所述半导体集成电路的校准操作中，响应于所述时钟输出信号，所述采样和保持信号发生电路生成其时序彼此间不同的多个时钟信号并且将所述时钟信号按顺序地供应给所述采样和保持电路的采样和保持控制输入端，其中，在所述校准操作中，所述模数转换电路将由所述采样和保持电路以每个所述时钟信号的每个时序保持的多个模拟信号按顺序地转换成多个数字信号，其中，在所述校准操作中，通过执行所述数字信号的分析，用于允许所述模数转换器在低噪声条件下的模数转换的所述采样和保持电路的保持期的时序选自所述时钟信号，并且其中，在所述半导体集成电路的正常操作中，通过所述校准操作从所述时钟信号中选出的具有所述保持期的所述时序的时钟信号被作为采样和保持控制信号供应给所述采样和保持电路，以及由所述采样和保持电路以所述采样和保持控制信号的时序保持的模拟信号由所述模数转换电路进行模数转换并且被作为所述数字输出信号来输出。
12.根据权利要求11所述的半导体集成电路的操作方法，其中所述采样和保持信号发生电路包括可变延迟电路、控制所述可变延迟电路的控制单元、以及用于所述控制单元的控制寄存器，其中所述可变延迟电路包括响应于所述时钟输出信号而生成其时序彼此间不同的多个时钟信号的多个延迟电路以及多个开关，所述时钟信号被供应给所述开关的一端并且所述开关的另一端共同耦接至所述采样和保持电路的所述采样和保持控制输入端，其中，在所述校准操作中，通过在所述控制单元的控制之下将所述可变延迟电路中的所述开关控制为依次处于导通状态，所述时钟信号作为所述采样和保持控制信号被按顺序地供应给所述采样和保持电路的所述采样和保持控制输入端，其中选择数据被存储于所述采样和保持信号发生电路的所述控制寄存器中，所述选择数据用于通过在所述校准操作中执行所述数字信号的所述分析来从所述时钟信号中选择允许在低噪声条件下的所述模数转换的所述保持期的所述时序，并且其中，在所述正常操作中，响应于存储于所述采样和保持信号发生电路的所述控制寄存器中的所述选择数据，所述控制单元将选自所述可变延迟电路中的所述多个开关的一个开关控制为处于导通状态，并且通过所述一个开关，所述时钟信号被选择作为所述采样和保持控制信号并供应给所述采样和保持电路。
13.根据权利要求12所述的半导体集成电路的操作方法，其中所述时钟发生单元由锁相环电路来配置，所述锁相环电路包括生成所述操作时钟信号的压控振荡器以及通过划分所述操作时钟信号的所述频率来生成所述时钟输出信号的分频器。
14.根据权利要求12所述的半导体集成电路的操作方法，其中在所述校准操作中的所述数字信号的所述分析由形成于所述半导体芯片中的所述中央处理单元或数字信号处理器来执行。
15.根据权利要求14所述的半导体集成电路的操作方法，其中所述半导体集成电路还包括存储器，用于存储要由在所述半导体芯片中的所述中央处理单元或所述数字信号处理器来执行的用于在所述校准操作中的所述数字信号的所述分析的程序。
16.根据权利要求15所述的半导体集成电路的操作方法，其中用于存储所述程序的所述存储器是非易失性存储器。
17.根据权利要求12所述的半导体集成电路的操作方法，其中所述校准操作在所述半导体集成电路上电时在初始化序列中执行。
18.根据权利要求17所述的半导体集成电路的操作方法，其中，在所述半导体集成电路的正常操作期间，在所述正常操作开始之后每经过预定的操作时间周期就执行所述校准操作。
19.根据权利要求12所述的半导体集成电路的操作方法，其中所述模数转换器由逐次逼近型模数转换器、闪速型模数转换器、管道型模数转换器和Σ Δ型模数转换器中的任一种来配置。
20.根据权利要求19所述的半导体集成电路的操作方法，其中所述半导体集成电路还包括在所述半导体芯片中的模拟多路复用器，所述模拟多路复用器能够将在任意选自多个模拟输入端中的一个模拟输入端上的信号输出到其输出端,并且其中已经从所述模拟多路复用器的所述输出端输出的模拟选择输出信号能够被供应给所述采样和保持电路的输入端。
全文摘要
本公开涉及半导体集成器件及其操作方法。本发明旨在降低来自按照很难事先预测的操作时序而操作的噪声源元件等的噪声。在此所公开的半导体集成电路包括包含采样和保持电路及A/D转换电路的A/D转换器、中央处理单元、时钟生成单元以及采样和保持信号发生电路。在校准操作中，响应于来自时钟生成单元的时钟信号，采样和保持信号发生电路将多个时钟信号按顺序供应给采样和保持电路。通过分析由A/D转换电路按顺序输出的多个数字信号，允许在低噪声条件下进行A/D转换的保持期的时序选自时钟信号。在正常操作中，通过校准操作选择的时钟信号被作为采样和保持控制信号供应给采样和保持电路。
文档编号H03M1/08GK102594347SQ20121000676
公开日2012年7月18日 申请日期2012年1月11日 优先权日2011年1月11日
发明者石冈俊幸, 麻生卓司 申请人:瑞萨电子株式会社