具有双重锁相环的时钟产生电路的制作方法
【专利说明】具有双重锁相环的时钟产生电路
[0001]相关申请的交叉引用
[0002]本申请要求于2014年4月15日提交的并且题目为“CLOCK GENERAT1N CIRCUITWITH DUAL PHASE-LOCKED LOOPS”的美国临时专利申请第61/979，964号的优先权，其整个公开内容通过引用全部合并到本文中。
技术领域
[0003]本公开内容的实施例总体上涉及电路的领域，并且更具体地涉及时钟产生电路。
【背景技术】
[0004]在包括有线和无线基础设施的网络通信系统中，日益增高的数据速率和更高阶调制需要具有较低相位噪声和较低抖动的时钟信号，以例如用于数据转换器和本机(local)振荡器基准。然而，为了满足这些要求，当前的时钟产生器能效较低、较笨重且较昂贵。
【附图说明】
[0005]在附图的图中通过示例的方式而不是通过限制的方式示出了实施例，其中相似的附图标记指示类似的元件，并且在附图中:
[0006]图1示意性地示出了根据各种实施例的时钟产生电路的电路图。
[0007]图2示出了根据各种实施例操作时钟产生电路的方法。
[0008]图3是根据各种实施例的示例性无线通信装置的框图。
【具体实施方式】
[0009]将使用本领域技术人员通常所采用的术语来描述说明性实施例的各个方面，以向本领域其他技术人员传达其工作的实质。然而，对于本领域的技术人员将明显的是，可以采用所描述方面中的仅一些方面来实践替选实施例。为了说明的目的，对特定装置和配置进行阐述，以提供对说明性实施例的全面理解。然而，对于本领域技术人员将明显的是，替选实施例可以在没有该特定细节的情况下进行实践。在其他实例中，为了不使说明性实施例模糊，省略或简化了众所周知的特征。
[0010]此外，将以最有助于理解本公开内容的方式依次将各种操作描述为多个离散的操作；然而，描述的顺序不应当被解释为暗示这些操作必需依赖于顺序。特别地，这些操作不必按照呈现的顺序来执行。
[0011]词组“在一个实施例中”被反复地使用。该词组通常不是指相同的实施例；然而，它可以指相同的实施例。除非上下文另外指出，否则术语“包括”、“具有”和“包含”为同义
Τ.κ| ο
[0012]在提供对可以结合各种实施例使用的语言的上下文的澄清的方面，词组“Α/Β”和“Α和/或B”是指㈧、⑶、或(Α和B);以及词组“Α、B、和/或C”是指㈧、⑶、(C)、(Α和 B)、(Α 和 C)、(B 和 C)或(Α、B 和 C)。
[0013]在本文中可以使用术语“与……耦接”连同其衍生词语。“耦接”可以是指下述中的一个或更多个。“耦接”可以是指两个或更多个元件处于直接物理接触或电气接触。然而，“耦接”还可以是指两个或更多个元件彼此间接地接触但仍彼此协作或交互，并且“耦接”可以是指一个或更多个其他元件耦接或连接在被称为彼此耦接的元件之间。
[0014]各种实施例包括具有彼此并联耦接的第一锁相环(PLL)和第二 PLL的时钟产生电路。第一 PLL和第二 PLL可以接收相同的反馈信号和相同的基准信号，并且可以基于该反馈信号和基准信号生成各自的第一输出信号或第二输出信号。该第一输出信号和第二输出信号可以进行组合(例如，通过混频器)以生成输出时钟信号。输出时钟信号的变体(例如，输出时钟信号或输出时钟信号的经分频的变体)可以被传递回至第一 PLL和第二 PLL作为反馈信号。
[0015]在各种实施例中，第一 PLL可以包括第一压控振荡器(VCO)并且第二 PLL可以包括第二 VC0。第一 VCO可以具有与第二 VCO的类型不同的类型。例如，第二 VCO与第一 VCO相比可以具有较高的输出频率、较低的噪声、较高的Q(品质因数)和/或较窄的调谐范围。另外，第二输出信号与第一输出信号相比可以具有较高的频率。此外，在一些实施例中，第一PLL与第二 PLL相比可以具有较高的增益。第一 PLL的较高增益可以使得第一 PLL能够对输出时钟信号中的漂移和/或扰动更快地作出响应，从而使第一 PLL对输出时钟信号中的漂移和/或扰动中的大多数进行补偿(例如，相对于由第二 PLL提供的补偿)。对于第二VC0,使用具有低噪声且低抖动的并且具有较高频率和较高Q的VCO使得时钟产生电路能够生成具有低噪声和低抖动的输出时钟信号。
[0016]在一些实施例中，第二 PLL还可以包括用于选择性地使第二 PLL开路或闭合的开关。该开关可以在时钟产生电路上电之后的初始时间段期间保持第二 PLL开路，并且可以在初始时间段期间向第二 VCO提供预定控制电压。预定控制电压可以与第二 VCO的调谐范围的中段(middle)基本上对应。开关可以在第一 PLL实现锁定之后使第二 PLL闭合。因此，第二 PLL可以在接近预定控制电压(例如，在第二 VCO的调谐范围的中段)的控制电压处实现锁定。
[0017]因此，时钟产生电路可以提供第二 VCO的低噪声和高Q的优点，同时使用第一 VCO和/或开关来对第二 VCO的低调谐范围进行补偿，以提供对初始频率误差的校正。
[0018]虽然各种实施例涉及时钟信号的生成，但是将明显的是，所描述的实施例(诸如在收发器上/下频率转换中使用的本机振荡器)可以用于生成任何类型的低噪声、低抖动周期信号。因此，如在本文中所使用地，术语时钟信号可以包含任何合适类型的周期信号。
[0019]图1示出了根据各种实施例的时钟产生电路100。时钟产生电路100 (还被称为电路100或时钟产生器100)可以包括与同一反馈节点112耦接的第一 PLL 104和第二 PLL108。时钟产生电路100可以在反馈节点112处生成反馈信号，如在本文中进一步说明地。时钟产生电路100还可以包括基准信号产生器116，以在基准节点120处提供基准信号。在一些实施例中，基准信号产生器116可以包括晶体振荡器，诸如压控晶体振荡器。在一些实施例中，基准信号产生器116还可以包括基准分频器，以对由基准信号产生器116的振荡器生成的信号的频率进行划分。
[0020]在各种实施例中，第一 PLL 104可以包括第一 VCO 106，而第二 PLL108可以包括第二VCO 110。第一 PLL 104可以接收反馈信号和基准信号，并且可以基于该反馈信号和基准信号在第一输出端子124处生成第一输出信号。第二 PLL 108可以接收反馈信号和基准信号，并且可以基于该反馈信号和基准信号在第二输出端子128处生成第二输出信号。在一些实施例中，第一输出信号和/或第二输出信号可以为差分信号。在其他实施例中，第一输出信号和/或第二输出信号可以为单端(single-ended)信号。
[0021]在各种实施例中，电路100还可以包括与第一 PLL 104和第二 PLL108耦接以接收第一输出信号和第二输出信号的混频器132。混频器132可以基于第一输出信号和第二输出在时钟端子136处生成时钟信号。例如，该时钟信号可以具有近似等于第一输出信号的频率与第二输出信号的频率之和或之差的频率。在一些实施例中，混频器132可以包括频率加法器，诸如单边带混频器。
[0022]在各种实施例中，混频器132还可以将时钟信号的变体传递回至反馈节点作为反馈信号。在一些实施例中，电路100可以包括耦接在混频器132与反馈节点112之间以基于时钟信号生成反馈信号的分频器140。例如，分频器140可以将时钟信号的频率降低为(例如，经由频分)近似等于基准信号的频率。在一些实施例中，分频器140可以为整数或分数分频器。分频器140的分频系数可以基于时钟信号的期望频率与基准信号的频率比例来选择。
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