端子GND连接至电源V2的负极侧端子、IGBT 22a的发射极、二极管D22的阳极和接地端。
[0058]桥式电路20具有包括串联连接的IGBT 21a和22a的半桥式的结构。上臂的IGBT21a和下臂的IGBT 22a交替地变为0N，并且从作为输出端子的中间电位端子Vs交替地输出高电位和低电位，从而使交流电流供给至作为电感器L0的负载。
[0059]在上臂的IGBT 21a处于0N状态并且下臂的IGBT 22a处于OFF状态的情况下，从中间电位端子Vs输出高电位。在上臂的IGBT 21a处于OFF状态并且下臂的IGBT 22a处于0N状态的情况下，从中间电位端子Vs输出低电位。
[0060]以中间电位端子Vs的浮动电位作为基准来输出向上臂的IGBT 21a的栅极信号，因而中间电位端子Vs的电位是用于驱动上臂的IGBT 21a的基准电位。
[0061]以接地电位作为基准来输出向下臂的IGBT 22a的栅极信号。因而，接地电位是用于驱动下臂的IGBT 22a的基准电位。
[0062]使用二极管D21和D22作为续流二极管(FWD)。由于在使IGBT 21a和22a变为OFF的瞬间在电感器L0中产生反向电动势，因此负载电流经由与IGBT21a和22a逆并联连接的二极管D21和D22而循环。
[0063]图3示出HVIC的结构的示例。该图示出用于驱动桥式电路20的上臂的HVIC 10内的主要部件以及周边电路。
[0064]HVIC 10包括控制电路11、电平移位电路12、输出接收电路13和CMOS电路14。
[0065]控制电路11接收来自输入端子H-1N的输入信号si并且驱动电平移位电路12。
[0066]电平移位电路12包括二极管D1、电平移位电阻器R1和作为η沟道型M0SFET (金属氧化物半导体场效应晶体管)的高耐压NM0S晶体管Ν1。
[0067]输出接收电路13接收来自电平移位电路12的输出信号。输出接收电路13包括作为Ρ沟道型M0SFET的PM0S晶体管Ρ1和电阻器R2。可以将输出接收电路13连同电平移位电路12 —起称为电平移位电路。
[0068]CMOS电路14包括η个PM0S晶体管Ρ2-1?Ρ2_η和m个NM0S晶体管N2-1?N2_m。可以利用电阻器来替换η个PM0S晶体管Ρ2-1?Ρ2_η中的至少一个PM0S晶体管；并且可以利用电阻器来替换m个NM0S晶体管N2-1?N2_m中的至少一个NM0S晶体管。
[0069]包括HVIC的电力转换设备中的端子和组件之间的电气连接如下所述。
[0070]控制电路11的输入端连接至输入端子H-1N，并且控制电路11的输出端连接至NM0S晶体管N1的栅极。
[0071]二极管D1的阴极连接至电阻器R1的一端、PM0S晶体管P1的源极、PM0S晶体管P2-1和P2-n的源极、以及高电位端子H-VDD。高电位端子H-VDD连接至电源VI的正极侧端子。
[0072]二极管D1的阳极连接至电阻器R1的另一端、PM0S晶体管P1的栅极和NM0S晶体管N1的漏极。NM0S晶体管N1的源极接地。
[0073]PM0S晶体管P1的漏极连接至电阻器R2的一端、PM0S晶体管P2-1的栅极和NM0S晶体管N2-1的栅极。
[0074]电阻器R2的另一端连接至NM0S晶体管N2_l和N2_m的源极以及中间电位端子Vs ο中间电位端子Vs连接至电源VI的负极侧端子、IGBT 21a的发射极、二极管D21的阳极、IGBT 22a的集电极和二极管D22的阴极。
[0075]PM0S晶体管P2-n的漏极连接至NM0S晶体管N2_m的漏极和输出端子H-0UT。输出端子H-0UT连接至IGBT 21a的栅极。
[0076]PM0S晶体管P2-1的漏极连接至NM0S晶体管N2_l的漏极和图中未示出的其它CMOS电路。
[0077]PM0S晶体管P2-n的栅极连接至NM0S晶体管N2_m的栅极和图中未示出的其它CMOS电路。
[0078]IGBT 21a的集电极和二极管D21的阴极连接至电源Vss ;并且IGBT 22a的发射极和二极管D22的阳极接地。
[0079]从电源VI向高电位端子H-VDD施加高电位VB。高电位VB是施加在HVIC 10上的最高电位。中间电位端子Vs的电位Vs是桥式电路20的高电位侧的开关元件和低电位侧的开关元件之间的节点的电位。电位Vs是HVIC 10内的CMOS电路14的基准电位。
[0080]现在，以下将说明HVIC 10的操作。HVIC 10根据提供至HVIC 10的输入端子H-1N的输入信号si的电平，来输出用于驱动开关元件的栅极的信号。
[0081]用于驱动开关元件的栅极的信号是被调整为能够使IGBT 21a变为0N/0FF的来自HVIC 10的输出端子H-0UT的输出信号。
[0082]这里，说明从IGBT 21a的OFF状态开始、然后变为IGBT 21a的0N状态并且保持处于该0N状态的过程。在该过程中，在输入信号si的电平从L改变为Η的情况下，开关元件IGBT 21a从OFF状态改变为0N状态。
[0083]在输入信号si的电平从L改变为Η的情况下，NM0S晶体管Ν1变为0Ν状态以使电流II流经电平移位电阻器R1，由此使PM0S晶体管P1的栅极电压从电压VB下降为电压VB -1lXRlo
[0084]结果，PM0S晶体管P1从OFF变为ON。PM0S晶体管P1的漏极电压从电压VS改变为电压VB。与PM0S晶体管P1的漏极电压的变化相对应地，CMOS电路14进行工作以从输出端子H-0UT输出用于使IGBT 21a变为0N状态的信号。
[0085]这里，PM0S晶体管P1的栅极电压的变化不是瞬时的，而是需要一定延迟时间来从电压VB改变为电压VB -11XR1。该延迟是由电平移位电阻器R1的电阻值相对较大以及高耐压NM0S晶体管N1的漏极和源极之间的寄生电容值相对较大所引起的。
[0086]栅极电压的变化所需的时间导致PM0S晶体管P1从OFF状态改变为0N状态需要一定时间，而这导致直到开始CMOS电路14的操作为止需要时间。
[0087]直到使PM0S晶体管P1变为0N为止的处理所需的持续时间是信号传输延迟时间(自输入信号si从电平L改变为电平Η的时刻起直到IGBT 21a从OFF状态改变为0N状态的时刻为止的持续时间)的一部分，因而是使信号传输处理延迟的一个因素。
[0088]图4示出与输入信号si的电平变化相对应的PM0S晶体管P1的栅极电压和漏极电压的变化。
[0089]时序图gl不出输入信号si的电平变化。纵轴表不输入信号si的电压并且横轴表示时间t。
[0090]时序图g2示出PM0S晶体管P1的栅极电压的电平变化。该栅极电压的电平变化与从电平移位电路12所输出的栅极驱动信号的电平变化相等。纵轴表示PM0S晶体管P1的栅极电压并且横轴表示时间。
[0091]时序图g3示出PM0S晶体管P1的输出信号的电压(漏极电压)的电平变化。纵轴表不PM0S晶体管P1的输出电压(漏极电压)并且横轴表不时间。
[0092]在时间段t0 ( t〈tl中，输入信号si处于L电平，并且PM0S晶体管P1的栅极电压为电压VB。PM0S晶体管P1的漏极电压为电压VS。
[0093]在时刻t = tl，输入信号si从L电平改变为Η电平，并且电平移位电路12内的NM0S晶体管Ν1变为0Ν。
[0094]在时间段tl〈t〈t2中，PM0S晶体管P1的栅极电压开始从电压VB下降。
[0095]在时刻t = t2，PM0S晶体管P1的栅极电压下降为PM0S晶体管P1的阈值电压Vtpl并且PM0S晶体管P1从OFF状态变为0N状态。PM0S晶体管P1的输出信号(漏极电压)从电压VS改变为电压VB。
[0096]在时间段t2〈t〈t3中，PM0S晶体管P1的栅极电压下降直至电压VB -11XR1。
[0097]在时间段t3 ( t中，输入信号si处于Η电平，并且PM0S晶体管Ρ1的栅极电压为电压VB-11XR1。PM0S晶体管Ρ1的漏极电压为电压VB。
[0098]CMOS电路14响应于PM0S晶体管P1的输出信号(漏极电压)的变化的输入而开始进行工作。结果，如图4所示，从输入信号si改变起直到PM0S晶体管P1的输出信号改变为止发生时间td的延迟。
[0099]因而，HVIC所进行的电平移位控制是使相对于输入信号的电平变化的开关元件的应答时间延迟的因素其中之一。为了缩短该延迟时间，可以假定减小电平移位电阻器R1的电阻值。然而，该措施涉及HVIC 10的电力消耗增加的缺点。
[0100]为了缩短延迟时间，专利文献1所公开的传统技术减小电平移位电路内的NM0S晶体管的寄生容量。在该措施中，使NM0S晶体管的漂移区域处于浮动电位，这趋于导致NM0S晶体管发生误操作。专利文献2所公开的其它传统技术提出了用以避免误操作的HVIC，但没有涉及延迟时间的缩短。
[0101]本发明是考虑到这些情形而作出的，并且本发明的目的是提供使电力消耗维持于低电平、避免了任何误操作并且缩短了信号传输的延迟时间以使