括PM0S晶体管P2_n和NM0S晶体管N2-n。
[0150]信号传输电路141a根据来自输出接收电路13a的输出信号来进行开关操作，并且将该输出信号传输至PM0S晶体管P2-n。
[0151]电力转换设备中的端子和组件之间的电气连接如下所述。
[0152]控制电路11的输入端连接至输入端子H-1N，并且控制电路11的输出端连接至NM0S晶体管N1的栅极。
[0153]二极管D1的阴极连接至电阻器R1的一端、PM0S晶体管Pla的源极、电阻器R3的一端、PM0S晶体管P2-n的源极和高电位端子H-VDD。高电位端子H-VDD连接至电源VI的正极侧端子。
[0154]二极管D1的阳极连接至电阻器R1的另一端、PM0S晶体管Pla的栅极和NM0S晶体管N1的漏极。NM0S晶体管N1的源极接地。
[0155]PM0S晶体管Pla的漏极连接至电阻器R2的一端和NM0S晶体管N4的栅极。
[0156]电阻器R2的另一端连接至NM0S晶体管N4的源极、NM0S晶体管N2_n的源极和中间电位端子Vs。电阻器R3的另一端连接至NM0S晶体管N4的漏极、PM0S晶体管P2_n的栅极和NM0S晶体管N2-n的栅极。
[0157]中间电位端子Vs连接至电源VI的负极侧端子、IGBT 21a的发射极、二极管D21的阳极、IGBT 22a的集电极和二极管D22的阴极。
[0158]PM0S晶体管P2-n的漏极连接至NM0S晶体管N2_n的漏极和输出端子H-0UT。输出端子H-0UT连接至IGBT 21a的栅极。IGBT 21a的集电极和二极管D21的阴极连接至电源Vss ;并且IGBT 22a的发射极和二极管D22的阳极接地。
[0159]以上所述的HVIC 10a-2的输出接收电路13a可以具有图7所示的输出接收电路13a_l的结构。可以在信号传输电路141a和输出级电路141b之间设置锁存电路和保护电路。可以省略信号传输电路141a以缩小电路规模。
[0160]图9示出HVIC的第三变形例的结构的示例。该图示出电力转换设备100-3中的用于驱动桥式电路20的上臂的HVIC 10a-3内的主要部件以及周边电路。
[0161]第三变形例的HVIC 10a-3包括控制电路11、电平移位电路12、输出接收电路13a和CMOS电路14-2。
[0162]控制电路11接收来自输入端子H-1N的输入信号si并且驱动电平移位电路12。
[0163]电平移位电路12包括二极管D1、电平移位电阻器R1和作为η沟道型M0SFET的高耐压NM0S晶体管Ν1。
[0164]输出接收电路13a接收来自电平移位电路12的输出信号。输出接收电路13a包括作为P沟道型M0SFET的PM0S晶体管Pla和电阻器R2。输出接收电路13a可以包括在电平移位电路12中。
[0165]CMOS电路14-2包括信号传输电路142a和输出级电路142b。信号传输电路142a包括基准电源Vr和比较器Icl ;并且输出级电路142b包括PM0S晶体管P2_n和NM0S晶体管 N2-n。
[0166]信号传输电路142a将来自输出接收电路13a的输出信号的电平与基准电压Vr进行比较。在输出信号电平超过基准电压Vr的情况下，将该输出信号传输至PM0S晶体管P2~n0
[0167]电力转换设备中的端子和组件之间的电气连接如下所述。
[0168]控制电路11的输入端连接至输入端子H-1N，并且控制电路11的输出端连接至NM0S晶体管N1的栅极。
[0169]二极管D1的阴极连接至电阻器R1的一端、PM0S晶体管Pla的源极、比较器Icl的正极侧电源端子V+、PM0S晶体管P2-n的源极和高电位端子H-VDD。高电位端子H-VDD连接至电源VI的正极侧端子。
[0170]二极管D1的阳极连接至电阻器R1的另一端、PM0S晶体管Pla的栅极和NM0S晶体管N1的漏极。NM0S晶体管N1的源极接地。
[0171]PM0S晶体管Pla的漏极连接至比较器Icl的输入端子其中之一和电阻器R2的一端。比较器Icl的另一输入端子连接至基准电源Vr的正极侧端子。
[0172]电阻器R2的另一端连接至基准电源Vr的负极侧端子、比较器Icl的负极侧电源端子V-、NM0S晶体管N2-n的源极和中间电位端子Vs。
[0173]比较器Icl的输出端子连接至PM0S晶体管P2_n的栅极和NM0S晶体管N2_n的栅极。
[0174]中间电位端子Vs连接至电源VI的负极侧端子、IGBT 21a的发射极、二极管D21的阳极、IGBT 22a的集电极和二极管D22的阴极。
[0175]PM0S晶体管P2-n的漏极连接至NM0S晶体管N2_n的漏极和输出端子H-0UT。输出端子H-0UT连接至IGBT 21a的栅极。
[0176]IGBT 21a的集电极和二极管D21的阴极连接至电源Vss ;并且IGBT 22a的发射极和二极管D22的阳极接地。
[0177]HVIC 10a-3的输出接收电路13a可以具有图7所示的输出接收电路13a_l的结构。可以在信号传输电路142a和输出级电路142b之间设置锁存电路和保护电路。可以省略信号传输电路142a以缩小电路规模。
[0178]如迄今为止所示的实施例的结构可以由进行相似功能的其它相似结构来替换。此夕卜，实施例的结构使得能够添加其它的结构或处理。
[0179]相关串请的交叉引用
[0180]本申请基于并要求2014年7月17日提交的日本专利申请2014-146487的优先权，在此通过引用包含其内容。
【主权项】
1.一种半导体装置，用于驱动开关元件，所述半导体装置包括: 电平移位电路，用于将一次电位系统的输入信号传输至与所述一次电位系统不同的二次电位系统； 前级电路，其包括第一晶体管，用于接收从所述电平移位电路所输出的栅极驱动信号；以及 后级电路，其包括沟道类型与所述第一晶体管的沟道类型相同的第二晶体管，用于根据来自所述第一晶体管的输出信号来驱动所述开关元件， 其中，所述第一晶体管的第一阈值电压低于所述第二晶体管的第二阈值电压。2.根据权利要求1所述的半导体装置，其中， 所述第一晶体管是第一 P沟道型MOS晶体管，并且所述第二晶体管是第二 P沟道型MOS晶体管，以及 所述后级电路具有一个或多个所述第二 P沟道型MOS晶体管，并且驱动连接至高电位侧的所述开关元件。3.根据权利要求2所述的半导体装置，其中，所述第一p沟道型MOS晶体管的栅极连接至所述电平移位电路，所述第一 P沟道型MOS晶体管的源极连接至施加至所述半导体装置的最大电位，以及所述第一 P沟道型MOS晶体管的漏极连接至所述后级电路。4.根据权利要求3所述的半导体装置，其中，所述前级电路构成包括所述第一p沟道型MOS晶体管和η沟道型MOS晶体管的逆变器电路。5.根据权利要求3所述的半导体装置，其中，所述后级电路具有信号传输电路，所述信号传输电路用于根据来自所述前级电路的所述输出信号来进行开关操作，并且将所述输出信号传输至所述第二 Ρ沟道型MOS晶体管。6.根据权利要求3所述的半导体装置，其中，所述后级电路具有信号传输电路，所述信号传输电路用于将来自所述前级电路的所述输出信号的电平与基准电压进行比较，并且在所述输出信号的电平高于所述基准电压的情况下，将所述输出信号传输至所述第二 Ρ沟道型MOS晶体管。7.一种电力转换设备，包括: 桥式电路，其具有呈串联连接的高电位侧的开关元件和低电位侧的开关元件，并且在高电位侧的开关元件和低电位侧的开关元件之间的中点电位连接至负载；以及半导体装置，其包括: 电平移位电路，用于将一次电位系统的输入信号传输至与所述一次电位系统不同的二次电位系统； 前级电路，其包括第一晶体管，用于接收从所述电平移位电路所输出的栅极驱动信号；以及 后级电路，其包括沟道类型与所述第一晶体管的沟道类型相同的第二晶体管，用于根据来自所述第一晶体管的输出信号来驱动所述高电位侧的开关元件， 其中，所述第一晶体管的第一阈值电压低于所述第二晶体管的第二阈值电压。
【专利摘要】本发明涉及一种半导体装置和电力转换设备。本发明的目的是提供缩短了信号传输的延迟时间的半导体装置。半导体装置(1)包括电平移位电路(1a)、前级电路(1b)和后级电路(1c)。电平移位电路(1a)将来自一次电位系统的输入信号传输至与该一次电位系统不同的二次电位系统。包括晶体管(Tr1)的前级电路(1b)接收从电平移位电路(1a)所输出的栅极驱动信号。包括沟道类型与晶体管(Tr1)的沟道类型相同的晶体管(Tr2)的后级电路(1c)根据来自晶体管(Tr1)的输出信号来驱动开关元件(Sw1)。将晶体管(Tr1)的阈值电压设置为低于晶体管(Tr2)的阈值电压的值。
【IPC分类】H02M7/00, H03K19/0175
【公开号】CN105322944
【申请号】CN201510314155
【发明人】菅野博, 澄田仁志
【申请人】富士电机株式会社
【公开日】2016年2月10日
【申请日】2015年6月9日
【公告号】US20160020685