信号传输处理更快的半导体装置和电力转换设备。
[0102]现在，以下将详细说明本发明。
[0103]图5示出根据本发明的实施例的HVIC的结构的示例。该图示出电力转换设备100中的用于驱动桥式电路20的上臂的HVIC 10a内的主要部件以及周边电路。
[0104]HVIC 10a包括控制电路11、电平移位电路12、输出接收电路13a和CMOS电路14。输出接收电路13a进行图1的前级电路lb的功能。CMOS电路14进行图1的后级电路lc的功能。
[0105]控制电路11接收来自输入端子H-1N的输入信号si并且驱动电平移位电路12。
[0106]电平移位电路12包括二极管D1、电平移位电阻器R1和作为η沟道型M0SFET的高耐压NM0S晶体管Ν1。
[0107]输出接收电路13a接收来自电平移位电路12的输出信号。输出接收电路13a包括作为P沟道型M0SFET的PM0S晶体管Pla和电阻器R2。可以利用耗尽型NM0S晶体管来替换电阻器R2。可以将输出接收电路13a连同电平移位电路12 —起包含在电平移位电路内。
[0108]CMOS电路14包括至少一个PM0S晶体管和至少一个NM0S晶体管。图5的结构中的CMOS电路14包括η个PM0S晶体管Ρ2-1?Ρ2_η和m个NM0S晶体管N2-1?N2_m。
[0109]PM0S晶体管Pla对应于图1所示的晶体管Trl。PM0S晶体管P2-1?P2_n对应于图1的晶体管Tr2。
[0110]在HVIC 10a中，PM0S晶体管Pla的阈值电压Vtpl低于CMOS电路14中所包括的PM0S晶体管P2-1?P2-n的阈值电压Vtp2:Vtpl〈Vtp2。这里，阈值电压为绝对值。由于端子和组件之间的电气连接与图3的电气连接相同，因此这里省略了该电气连接。
[0111]通常的半导体装置被制造成在构成电路的各导电型M0S晶体管之间，阈值电压大致相等。
[0112]作为对比，在本发明中，通过调整尺寸和杂质浓度来将阈值电压调整成具有Vtpl和Vtp2之间的不同的阈值电压值。通过将阈值电压Vtpl调整得低于阈值电压Vtp2，PM0S晶体管Pla相比传统电路更早变为接通，由此缩短了信号传输延迟时间。
[0113]图6不出相对于输入信号si的电平变化的PM0S晶体管Pla的栅极电压和漏极电压的变化。
[0114]时序图gll不出输入信号si的电平变化。纵轴表不输入信号si的电压并且横轴表示时间t。
[0115]时序图gl2示出PM0S晶体管Pla的栅极电压的电平变化。该栅极电压的电平变化与从电平移位电路12所输出的栅极驱动信号的电平变化相等。纵轴表示PM0S晶体管Pla的栅极电压并且横轴表示时间t。
[0116]时序图gl3示出PM0S晶体管Pla的输出信号的电压(漏极电压)的电平变化。纵轴表示PM0S晶体管Pla的输出电压(漏极电压)并且横轴表示时间t。
[0117]在时间段t0彡t〈tll中，输入信号si处于L电平，并且PM0S晶体管Pla的栅极电压为电压VB。PM0S晶体管Pla的漏极电压为电压VS。
[0118]在时刻t = tll，输入信号si从L电平改变为Η电平，并且电平移位电路12内的NM0S晶体管Ν1变为0Ν。
[0119]在时间段tll〈t〈tl2中，PM0S晶体管Pla的栅极电压开始从电压VB下降。
[0120]在时刻t = tl2，PM0S晶体管Pla的栅极电压下降为PM0S晶体管Pla的阈值电压Vtpl并且PM0S晶体管Pla从OFF状态变为0N状态。PM0S晶体管Pla的输出信号(漏极电压)从电压VS改变为电压VB。
[0121]在tl2〈t〈tl3中，PM0S晶体管Pla的漏极电压为电压VB。
[0122]在tl3 ( t〈tl4中，PM0S晶体管Pla的栅极电压下降直至电压VB -11XR1。
[0123]在tl4 < t中，输入信号si处于Η电平，并且PM0S晶体管Pla的栅极电压为电压VB -11XR1。PM0S晶体管Pla的漏极电压为电压VB。
[0124]在参考图3所述的HVIC 10中，PM0S晶体管P1的阈值电压Vtpl等于PM0S晶体管P2-1?P2-n的阈值电压Vtp2:Vtpl = Vtp2。在这种情况下，信号传输延迟时间tdl =td2 = td。
[0125]另一方面，在图5所示的HVIC 10a中，PM0S晶体管Pla的阈值电压Vtpl低于PM0S晶体管P2-1?P2-n的阈值电压Vtp2:Vtpl〈Vtp2。因而，信号传输延迟时间tdl〈td2 = td。相比传统的HVIC 10，信号传输延迟时间缩短了时间段td2 - tdl。
[0126]如果在PM0S晶体管Pla以及CMOS电路14中所包括的各个PM0S晶体管P2-1?P2-n中阈值电压都下降，则产生了 HVIC的电力消耗增加并且在该HVIC中趋于发生误操作的缺点。因此，在HVIC 10a中，仅PM0S晶体管Pla的阈值电压下降。
[0127]如上所述，本发明在无需重建包括电平移位电路的高耐压NM0S的装置结构的情况下，在避免电力消耗的增加和误操作的发生的同时缩短了信号传输延迟时间。
[0128]以下说明HVIC 10a的若干变形例。图7示出HVIC的第一变形例的结构的示例。该图示出电力转换设备100-1中的用于驱动桥式电路20的上臂的HVIC10a-l内的主要部件以及周边电路。
[0129]第一变形例的HVIC 10a-l包括控制电路11、电平移位电路12、输出接收电路13a-l 和 CMOS 电路 14。
[0130]控制电路11接收来自输入端子H-1N的输入信号si并且驱动电平移位电路12。
[0131]电平移位电路12包括二极管D1、电平移位电阻器R1和作为η沟道型M0SFET的高耐压NM0S晶体管Ν1。
[0132]输出接收电路13a_l接收来自电平移位电路12的输出信号。输出接收电路13a_l包括作为P沟道型M0SFET的PM0S晶体管Pla和作为η沟道型M0SFET的NM0S晶体管Ν3。输出接收电路13a-l构成逆变器电路。可以将输出接收电路13a-l连同电平移位电路12一起包含在电平移位电路内。
[0133]CMOS电路14包括η个PM0S晶体管Ρ2-1?Ρ2_η和m个NM0S晶体管N2-1?N2_m。
[0134]电力转换设备中的端子和组件之间的电气连接如下所述。
[0135]控制电路11的输入端连接至输入端子H-1N，并且控制电路11的输出端连接至NM0S晶体管N1的栅极。
[0136]二极管D1的阴极连接至电阻器R1的一端、PM0S晶体管Pla的源极、PM0S晶体管P2-1和P2-n的源极以及高电位端子H-VDD。高电位端子H-VDD连接至电源VI的正极侧端子。
[0137]二极管D1的阳极连接至电阻器R1的另一端、PM0S晶体管Pla的栅极、NM0S晶体管N3的栅极和NM0S晶体管N1的漏极。NM0S晶体管N1的源极接地。
[0138]PM0S晶体管Pla的漏极连接至MM0S晶体管N3的漏极、PM0S晶体管P2-1的栅极和NM0S晶体管N2-1的栅极。
[0139]NM0S晶体管N3的源极连接至NM0S晶体管N2-1和N2_m的源极以及中间电位端子Vs。中间电位端子Vs连接至电源VI的负极侧端子、IGBT 21a的发射极、二极管D21的阳极、IGBT 22a的集电极和二极管D22的阴极。
[0140]PM0S晶体管P2-n的漏极连接至NM0S晶体管N2_m的漏极和输出端子H-0UT。输出端子H-0UT连接至IGBT 21a的栅极。
[0141]PM0S晶体管P2-1的漏极连接至NM0S晶体管N2-1的漏极和图中未示出的其它CMOS电路。
[0142]PM0S晶体管P2-n的栅极连接至NM0S晶体管N2_m的栅极和图中未示出的其它CMOS电路。
[0143]IGBT 21a的集电极和二极管D21的阴极连接至电源Vss ;并且IGBT 22a的发射极和二极管D22的阳极接地。
[0144]图8示出HVIC的第二变形例的结构的示例。该图示出电力转换设备100-2中的用于驱动桥式电路20的上臂的HVIC 10a-2内的主要部件以及周边电路。
[0145]第二变形例的HVIC 10a-2包括控制电路11、电平移位电路12、输出接收电路13a和CMOS电路14-1。
[0146]控制电路11接收来自输入端子H-1N的输入信号si并且驱动电平移位电路12。
[0147]电平移位电路12包括二极管D1、电平移位电阻器R1和作为η沟道型M0SFET的高耐压NM0S晶体管Ν1。
[0148]输出接收电路13a接收来自电平移位电路12的输出信号。输出接收电路13a包括作为P沟道型M0SFET的PM0S晶体管Pla和电阻器R2。输出接收电路13a可以包括在电平移位电路12中。
[0149]CMOS电路14-1包括信号传输电路141a和输出级电路141b。信号传输电路141a包括电阻器R3和NM0S晶体管N4 ;并且输出级电路141b包