专利名称：栅线驱动方法、移位寄存器及栅线驱动装置的制作方法
技术领域：
本发明涉及液晶显示技术领域，尤其涉及一种栅线驱动方法、移位寄存器及栅线驱动装置。
背景技术：
液晶显示的像素阵列包括交错的多行栅线和多列数据线。其中，对栅线的驱动可以通过贴附的集成驱动电路实现。然而近几年随着非晶硅薄膜工艺的不断提高，也可以将栅极驱动电路集成在薄膜晶体管阵列基板上构成移位寄存器来对栅线进行驱动。
由多个移位寄存器构成的栅线驱动装置为像素阵列的多行栅线提供开关信号，从而控制多行栅线依序打开，并由对应行的数据线向像素阵列中的像素电极充电，以形成显示图像的各灰阶所需要的灰度电压，进而显示每一帧图像。在每个移位寄存器中，需要薄膜晶体管的开启和关断来实现对应行的栅线的打开或关闭。但在实际工作过程中，使用一段时间后薄膜晶体管会因为发生阈值电压偏移(这里指正向偏移，即阈值电压的增加)而无法正常开启。开启薄膜晶体管的阈值电压的增加与其源极和栅极上加载的电压有关，源极和栅极上加载的电压越大、时间越长，开启薄膜晶体管的阈值电压的增加就越大。因此如果一直为一个薄膜晶体管加压，则该薄膜晶体管的阈值电压偏移也会一直增大，使得该薄膜晶体管无法正常打开，最终导致移位寄存器电路无法正常工作。
发明内容
本发明的实施例提供一种栅线驱动方法、移位寄存器及栅线驱动装置，能够提高移位寄存器工作的稳定性。为达到上述目的，本发明的实施例采用如下技术方案本发明一方面提供了一种栅线驱动方法，包括降低与每行栅线对应的移位寄存器内薄膜晶体管的阈值电压偏移；为所述移位寄存器内的薄膜晶体管的栅极加载电压以开启薄膜晶体管，从而为与所述移位寄存器对应的各行栅线提供行扫描信号以驱动该行栅线打开或关闭。本发明另一方面还提供了一种移位寄存器，包括第一薄膜晶体管，其栅极和源极连接在一起与上级触发信号端连接、漏极与作为上拉节点的第一节点连接；第二薄膜晶体管，其栅极与所述第一节点连接、源极与时钟信号端连接、漏极与本级输出端连接；第三薄膜晶体管，其栅极与所述第一节点连接、源极与时钟信号端连接、漏极与下级触发信号端连接；电容，连接在所述第一节点与本级输出端之间；复位模块，连接在作为下拉节点的第二节点、时钟信号端和低电平信号端之间，用于在本级输出完成后为所述第二薄膜晶体管的漏极和栅极加载低电平；反馈接收模块，连接在所述第一节点、低电平信号端和本级输出端之间，并与下级反馈信号端连接，用于接收下级反馈信号以将所述第一节点和本级输出端的电平拉低。
本发明再一方面还提供了一种栅线驱动装置，包括相互串联的多个如上所述的移位寄存器。本发明实施例提供了一种栅线驱动方法、移位寄存器和栅线驱动装置，如果长时间为一个薄膜晶体管的栅极加压，则容易在栅绝缘层中形成并积累电子，从而导致该薄膜晶体管的阈值电压偏移。通过在薄膜晶体管的源极加载高电平、栅极加载低电平、漏极开路，根据隧道效应和量子力学的原理，能够使栅绝缘层中形成并积累的电子穿过势垒而到达薄膜晶体管的源极，从而降低与每行栅线对应的移位寄存器内薄膜晶体管的阈值电压偏移，最终能够使移位寄存器电路正常工作，提高了移位寄存器工作的稳定性，延长了移位寄存器的工作寿命。
图I为本发明实施例中栅线驱动方法的示意图；图2为本发明实施例移位寄存器的不意图；图3为本发明移位寄存器的一个具体实施例的示意图；图4为图3所不移位寄存器的时序控制图；图5为图3所示移位寄存器在tl阶段的工作示意图；图6为图3所示移位寄存器在t2阶段的工作示意图；图7为图3所示移位寄存器在t3阶段的工作示意图；图8为图3所示移位寄存器在t4阶段的工作示意图；图9为本发明实施例栅线驱动装置的示意图。
具体实施例方式下面结合附图对本发明实施例栅线驱动方法、移位寄存器和栅线驱动装置进行详细描述。应当明确，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。需要说明的是本发明实施例中定义的源极、漏极其实名称是可以互换的，而且图中的箭头方向仅表示TFT导通，并不表示导通方向。如图I所示，为本发明栅线驱动方法的示意图。所述栅线驱动方法包括步骤11，降低与每行栅线对应的移位寄存器内薄膜晶体管的阈值电压偏移；步骤12，为所述移位寄存器内的薄膜晶体管的栅极加载电压以开启薄膜晶体管，从而为与所述移位寄存器对应的各行栅线提供行扫描信号以驱动该行栅线打开或关闭。本发明实施例提供的栅线驱动方法，由于如果一直为一个薄膜晶体管加压，则容易在栅绝缘层中形成并积累电子，从而导致该薄膜晶体管的阈值电压偏移。通过降低与每行栅线对应的移位寄存器内薄膜晶体管的阈值电压偏移，能够使移位寄存器电路正常工作，提高了移位寄存器工作的稳定性，延长了移位寄存器的工作寿命。
由上面所述可知，薄膜晶体管上阈值电压的偏移一般是由于在栅绝缘层上形成和积累的电子造成的，因此上述步骤11，降低与每行栅线对应的移位寄存器内薄膜晶体管的阈值电压偏移可以包括步骤111，使在栅绝缘层上积累的电子到达薄膜晶体管的源极，以降低与每行栅线对应的移位寄存器内薄膜晶体管的阈值电压偏移。需要说明的是，除了在栅绝缘层上形成并积累电子能够造成薄膜晶体管的阈值电压偏移之外，其它原因也能造成阈值电压偏移，如钝化层上的电子积累等。为此，本实施例中降低与每行栅线对应的移位寄存器内薄膜晶体管的阈值电压偏移不仅可以包括如上步骤111，还可以包括其它的步骤，如使钝化层上积累的电子达到薄膜晶体管的源极等。上述步骤111，使在栅绝缘层上积累的电子到达薄膜晶体管的源极包括为薄膜晶体管的源极加载高电平、栅极加载低电平、漏极开路，以使在栅绝缘层上积累的电子到达薄膜晶体管的源极。为薄膜晶体管的源极加载高电平、栅极加载低电平、漏极开路后，根据隧道效应和量子力学原理，能够使在栅绝缘层中形成并积累的电子穿过势垒而到达薄膜晶体管的源极，从而减小由于栅绝缘层中电子的积累而造成的薄膜晶体管阈值电压偏移。下面，利用所述的栅线驱动方法，设计制作了一种移位寄存器，该移位寄存器具有较高的工作稳定性。举例而言，如图2所示，本实施例中的移位寄存器包括三个薄膜晶体管，一个存储电容，一个复位模块、一个反馈接收模块和相应的输入输出端。具体包括第一薄膜晶体管M1，其栅极和源极连接在一起与上级触发信号端Input(n)连接、漏极与作为上拉节点的第一节点PU连接。其作用是当接收到由上级触发信号端Input (η)发送的高电平信号时控制移位寄存器开始工作。其中上级触发信号端Input (η)在上级移位寄存器(即第η-i级移位寄存器)的本级输出端Output (η-i)为高电平输出时接收到高电平信号。第二薄膜晶体管M2，其栅极与第一节点PU连接、源极与时钟信号端连接、漏极与本级输出端Output (η)连接。其作用是为本级输出端Output (η)提供高电平输出，以驱动与本级移位寄存器(即第η级移位寄存器)对应的一行栅线打开。第三薄膜晶体管M3，其栅极与第一节点PU连接、源极与时钟信号端连接、漏极与下级触发信号端Input (η+1)连接。其作用是为下级移位寄存器(即第η+1级移位寄存器)提供触发信号，以控制下级移位寄存器开始工作。电容Cl,连接在第一节点PU与本级输出端Output (η)之间。复位模块I,连接在作为下拉节点的第二节点PU时钟信号端和低电平信号端Vss之间，用于在本级输出完成后为第二薄膜晶体管M2的漏极和栅极加载低电平；反馈接收模块2，连接在第一节点PU、低电平信号端Vss和本级输出端Output (η)之间，并与下级反馈信号端Reset (η+1)连接，用于接收下级反馈信号以将第一节点PU和本级输出端Output (η)的电平拉低。本发明实施例提供的移位寄存器，由于如果一直为一个薄膜晶体管加压，则容易在栅绝缘层中形成并积累电子，从而导致该薄膜晶体管的阈值电压偏移。通过在薄膜晶体管的源极加载高电平、栅极加载低电平、漏极开路，根据隧道效应和量子力学的原理，能够使栅绝缘层中形成并积累的电子穿过势垒而到达薄膜晶体管的源极，从而降低与每行栅线对应的移位寄存器内薄膜晶体管的阈值电压偏移，最终能够使移位寄存器电路正常工作，提高了移位寄存器工作的稳定性，延长了移位寄存器的工作寿命。
这里需要说明的是，由于栅绝缘层上电子的形成和积累，使得移位寄存器中各薄膜晶体管的阈值电压均产生了偏移，因此可以为移位寄存器中的各薄膜晶体管设置复位模块1，以在移位寄存器的本级输出完成后在薄膜晶体管的源极加载高电平、栅极加载低电平、漏极开路，从而使栅绝缘层中的电子到达薄膜晶体管的源极，以降低薄膜晶体管的阈值电压偏移。其中由于在移位寄存器中，第二薄膜晶体管M2能够导通时钟信号端和本级输出端，从而使与该移位寄存器对应的一行栅线打开，因此该第二薄膜晶体管M2在移位寄存器中具有非常重要的作用，一旦该第二薄膜晶体管M2由于阈值电压偏移而无法正常开启，则将影响显示效果。此外，该第二薄膜晶体管M2上的工作电流一般较大，容易引起阈值电压偏移。因此本实施例中以第二薄膜晶体管M2为例说明如何通过复位模块I来降低其阈值电压偏移。应当理解，本说明是示例性的，而不是限制性的。
如图3所示，为本发明移位寄存器一个具体实施例的示意图。由图3可知所述移位寄存器包括十四个薄膜晶体管、一个存储电容和相应的输入输出端。其中该十四个薄膜晶体管分别为第一薄膜晶体管Ml、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6、第七薄膜晶体管M7、第八薄膜晶体管M8、第九薄膜晶体管M9、第十薄膜晶体管MlO和第一复位薄膜晶体管Tl、第二复位薄膜晶体管T2、第三复位薄膜晶体管T3和第四复位薄膜晶体管T4。存储电容为电容Cl。输入输出端包括接收上级移位寄存器触发信号的上级触发信号端Input (η)、为本级移位寄存器输出电平信号的本级输出端Output (η)、为下级移位寄存器发送触发信号的下级触发信号端Input (η+1)、接收下级移位寄存器反馈信号的下级反馈信号端Reset (η+1)、低电平信号端Vss,以及时钟信号端，该时钟信号端包括周期性交替使用的第一时钟信号端CLK和第二时钟信号端CLKB。具体地，第一薄膜晶体管Μ1，其栅极和源极连接在一起与上级触发信号端Input (η)连接、漏极与作为上拉节点的第一节点PU连接；第二薄膜晶体管M2,其栅极与第一节点PU连接、源极与第一时钟信号端CLK连接、漏极与本级输出端Output (η)连接；第三薄膜晶体管M3，其栅极与第一节点PU连接、源极第一时钟信号端CLk连接、漏极与下级触发信号端Input (η+1)连接；第四薄膜晶体管Μ4，其栅极与下级反馈信号端Reset(n+1)连接、源极与本级输出端连接Output (η)、漏极与低电平信号端Vss连接；第五薄膜晶体管Μ5，其栅极与下级反馈信号端Reset (η+1)连接、源极与第一节点连接、漏极与低电平信号端Vss连接；第六薄膜晶体管M6，其栅极与第二时钟信号端CLKB连接、源极与第二节点PL连接、漏极与低电平信号端Vss连接；第七薄膜晶体管M7，其栅极与第二时钟信号端CLKB连接、源极与上级触发信号端Input (η)连接、漏极与第一节点连接；第八薄膜晶体管M8，其栅极与第一时钟信号端CLK连接、源极与第一节点连接、漏极与第二节点PL连接；第九薄膜晶体管M9，其栅极与复位模块I中的第四复位薄膜晶体管T4的漏极连接、源极与第一节点PU连接、漏极与低电平信号端Vss连接；第十薄膜晶体管M10，其栅极与复位模块I中的第四复位薄膜晶体管T4的漏极连接、源极本级输出端Output (η)连接、漏极与低电平信号端Vss连接。第一复位薄膜晶体管Tl，其栅极与第二节点PL连接、源极与第三复位薄膜晶体管Τ3的漏极连接、漏极与低电平信号端Vss连接；第二复位薄膜晶体管Τ2，其栅极与第二节点PL连接、源极与第四复位薄膜晶体管Τ4的漏极连接、漏极与低电平信号端Vss连接；第三复位薄膜晶体管Τ3，其栅极和源极与第一时钟信号端CLK连接、漏极与第一复位薄膜晶体管Tl的源极连接；第四复位薄膜晶体管T4，其栅极与第三复位薄膜晶体管T3的漏极连接、源极与第一时钟信号端CLK连接、漏极与第二复位薄膜晶体管T2的源极连接。储存电容Cl则连接在第一节点I3U和本级输出端Output (η)之间。其中，第一复位薄膜晶体管Tl、第二复位薄膜晶体管Τ2、第三复位薄膜晶体管Τ3和第四复位薄膜晶体管Τ4的结构与第一薄膜晶体管Ml至第十薄膜晶体管MlO等的结构相同，由于第一复位薄膜晶体管Tl、第二复位薄膜晶体管Τ2、第三复位薄膜晶体管Τ3和第四复位薄膜晶体管Τ4组成了本实施例中的复位模块1，因此将其与第一薄膜晶体管Ml至第十薄膜晶体管MlO在名称上作以区分。由上述可知，第一复位薄膜晶体管Tl、第二复位薄膜晶体管Τ2、第三复位薄膜晶体管Τ3和第四复位薄膜晶体管Τ4组成了本实施例中的复位模块I，复位模块I用于在本级输出完成后为第二薄膜晶体管M2的源极加载高电平、栅极加载低电平、漏极开路，这样根据隧道效应和量子力学的原理，能够使栅绝缘层中形成并积累的电子穿过势垒而到达第二薄膜晶体管M2的源极，从而降低与每行栅线对应的移位寄存器内第二薄膜晶体管M2的阈 值电压偏移，最终能够使移位寄存器电路正常工作，提高了移位寄存器工作的稳定性，延长了移位寄存器的工作寿命。第四薄膜晶体管Μ4和第五薄膜晶体管Μ5组成了反馈接收模块2。该反馈接收模块2用于在本级移位寄存器不工作时，保持本级输出端Output (η)和作为上拉节点的第一节点PU为低电平，从而避免本级输出端Output (η)在其他干扰信号的作用下变为高电平，并使其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。其中，第四薄膜晶体管Μ4用于在下级反馈信号端Reset (η+1)的作用下保持本级输出端Output (η)为低电平，而第五薄膜晶体管Μ5用于在下级反馈信号端Reset (η+1)的作用下保持第一节点为低电平，以防止第二薄膜晶体管M2被误打开。由图3可知，所述移位寄存器还包括第六薄膜晶体管Μ6。第六薄膜晶体管Μ6用于在本级移位寄存器不工作时，通过接收第二时钟信号端CLKB的高电平信号而将作为下拉节点的第二节点PL拉低，从而避免本级输出端Output (η)在其他干扰信号的作用下变为高电平，并使其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。所述移位寄存器还包括第七薄膜晶体管Μ7。第七薄膜晶体管Μ7用于在上级触发信号端Input (η)为高电平，且第二时钟信号端CLKB变为高电平时，加速为存储电容Cl充电。所述移位寄存器还包括第八薄膜晶体管Μ8。第八薄膜晶体管Μ8用于本级输出端Output (η)为高电平的时间内(即在本级移位寄存器的工作时间内)，保证第一节点PU持续为高电平状态，继续为电容Cl充电，进一步提高第二薄膜晶体管M2的开启能力。此外，所述移位寄存器还包括第九薄膜晶体管Μ9和第十薄膜晶体管Μ10，二者用于防止复位模块I在对第二薄膜晶体管M2复位时使第二薄膜晶体管M2或本级输出端Output (η)受到影响,从而使第二薄膜晶体管M2误打开或本级输出端Output (η)由低电平变为高电平。其中第九薄膜晶体管Μ9用于将第一节点I3U拉低到低电平，以避免第二薄膜晶体管M2误打开。第十薄膜晶体管MlO用于将本级输出端Output (η)拉低到低电平，以避免本级输出端Output (η)变为高电平。在实际使用中，本实施例上述技术方案中的各薄膜晶体管可以为氢化非晶薄膜晶体管，但也可以为其他类型的薄膜晶体管。下面结合图3所示的移位寄存器以及图4所示的控制时序对本实施例移位寄存器的工作过程作以描述。如图4所示，为本实施例中移位寄存器的控制时序图，可以分为tl、t2、t3和t4四个阶段。其中第一时钟信号端CLK和第二时钟信号端CLKB周期性交替使用。STV为开关信号，即上级触发信号端Input (η)，用于接收来自上级移位寄存器的高电平信号。其中以I表示高电平信号，O表示低电平信号。并且在以下图5至图8中，以箭头表示薄膜晶体管的导通，以叉号表示薄膜晶体管的关闭。在tl 阶段，Input (η) = I, CLK = O, CLKB = I, Reset (η+1) = O。本级移位寄存器的STV信号由上级移位寄存器通过上级触发信号端Input(n)提供。如图5所示，由于Input (η) = 1，因此第一薄膜晶体管Ml导通并控制本级移位寄存器开始工作，上级触发信号端Input (η)通过第一薄膜晶体管Ml为存储电容Cl充电。由于CLKB = 1，因此第七薄膜M7导通，第二时钟信号端CLKB通过第七薄膜晶体管M7加速为存储电容Cl充电。此时，第一节点被拉高而具有高电平，第二薄膜晶体管M2导通，由于CLK = O,因此第一时钟信号端CLK的低电平通过第二薄膜晶体管M2而输出到本级输出端Output (η)，该输出的低电平使与本级移位寄存器对应的一行栅线处于低电平状态。进一步地，由于CLKB = 1，第六薄膜晶体管Μ6导通。第六薄膜晶体管Μ6在本级移位寄存器不工作时将第二节点PL拉低至Vss，避免本级输出端Output (η)在其他干扰信号的作用下变为高电平。此外，由于第一节点PU被拉高至高电平，因此第三薄膜晶体管M3导通，又由于第一时钟信号端CLK = O,因此下级触发信号端Input (η+1)被拉低至低电平，即本级移位寄存器在tl阶段内未向下级移位寄存器发送触发信号。综上所述可知，tl阶段为存储电容Cl的充电阶段。在t2 阶段，Input (η) = O, CLK = I, CLKB = O, Reset (η+1) = O。如图6所示，由于在Input (η) = O、CLKB = O,因此第一薄膜晶体管Ml和第七薄膜晶体管M7关闭，t2阶段内不再通过上级触发信号端Input (η)和第二时钟信号端CLKB为存储电容Cl充电。并且由于CLKB = 0，第六薄膜晶体管Μ6关闭，从而第六薄膜晶体管Μ6不会将第二节点PL拉低。由于CLK = 1，第二薄膜晶体管M2在存储电容Cl的作用下导通后将第一时钟信号端CLK上的高电平输出到本级输出端Output (η)，进而由本级输出端Output (η)将该高电平输出到与本级移位寄存器对应的一行栅线上，使液晶面板的显示区域内位于该行栅线上的所有薄膜晶体管开启，数据线开始写入信号。由于CLK= 1，第八薄膜晶体管Μ8导通并将本级输出端Output (η)上的高电平反馈到第一节点PU,保证第一节点I3U持续为高电平状态，继续为电容Cl充电，进一步提高第二薄膜晶体管M2的开启能力。。Output (η) = I后，第二节点PL被拉高，从而使第一复位薄膜晶体管Tl和第二复位薄膜晶体管T2导通，第一复位薄膜晶体管Tl保持第四复位薄膜晶体管T4的栅极为低电平，第二 复位薄膜晶体管T2保持第四复位薄膜晶体管T4的漏极为低电平。由于第四复位薄膜晶体管T4关闭，因此第九薄膜晶体管M9和第十薄膜晶体管MlO关闭，以保证第一节点I3U和本级输出端Output (η)持续处于高电平状态，不会被拉低。而且此时第三薄膜晶体管M3也存储电容Cl的作用下导通，使下级触发信号端Input (η+1)变为高电平，以向下级移位寄存器发送触发信号。综上所述，t2阶段为本级移位寄存器打开的阶段。
在t3 阶段，Input (η) = O, CLK = O, CLKB = I, Reset (η+1) = I。本级移位寄存器的Reset信号由下级移位寄存器通过下级反馈信号端Reset (η+1)提供。如图7所示，由于Reset (η+1) = I,第四薄膜晶体管Μ4和第五薄膜晶体管M5导通，第四薄膜晶体管M4导通后将本级输出端Output (η)拉低到Vss，第五薄膜晶体管M5导通后将第一节点I3U拉低到Nss,从而避免本级输出端Output (η)在其他干扰信号的作用下变为高电平，并使其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。进一步地，由于CLKB= 1，第六薄膜晶体管Μ6导通，第六薄膜晶体管Μ6在本级移位寄存器不工作时将第二节点PL拉低至Vss，避免本级输出端Output (η)在其他干扰信号的作用下变为高电平。综上所述，t3阶段为下级移位寄存器打开的阶段。在t4 阶段，Input (η) = O, CLK = I, CLKB = O, Reset (η+1) = O。如图8所示，由于CLK = 1，第三复位薄膜晶体管T3导通，从而使第四复位薄膜晶体管T4的栅极变为高电平，由此使第四复位薄膜晶体管T4导通。此时，对于第二薄膜晶体管M2而言，其源极上加载高电平、栅极加载低电平、漏极开路，因此在栅绝缘层上积累的电子能够穿越势垒而到达第二薄膜晶体管M2的源极，从而降低第二薄膜晶体管M2的阈值电压偏移。此外，第四复位薄膜晶体管T4的导通又使第九薄膜晶体管M9和第十薄膜晶体管MlO的栅极变为高电平，从而使第九薄膜晶体管M9和第十薄膜晶体管MlO导通。第九薄膜晶体管M9将第一节点PU拉低至Vss,第十薄膜晶体管MlO将本级输出端Output (η)拉低至Vss,以用于防止复位模块I在对第二薄膜晶体管M2复位时使第二薄膜晶体管M2或本级输出端Output (η)受到影响,从而使第二薄膜晶体管M2误打开或本级输出端Output (η)由低电平变为高电平。综上所述，t4阶段为复位模块I工作的阶段，即本级移位寄存器的复位阶段。由上面的描述可知，本实施例中的移位寄存器能够降低与每行栅线对应的移位寄存器内薄膜晶体管的阈值电压偏移，最终能够使移位寄存器电路正常工作，提高了移位寄存器工作的稳定性，延长了移位寄存器的工作寿命。除此之外，本发明实施例还提供了一种栅线驱动装置。如图9所示，所述栅线驱动装置包括串联的多个移位寄存器，为方便说明图9中仅显示了五个移位寄存器，分别为第N-2级移位寄存器、第N-I级移位寄存器、第N级移位寄存器、第N+1级移位寄存器和第N+2级移位寄存器。其中，第N级移位寄存器的输出Output (η)，不仅向第N-I级移位寄存器反馈以关断第N-I级移位寄存器，同时还向第Ν+1级移位寄存器输出以作为该第Ν+1级移位寄存器的触发信号。结合图2所示，每级移位寄存器均包括三个薄膜晶体管，一个存储电容，一个复位模块、一个反馈接收模块和相应的输入输出端。具体包括第一薄膜晶体管Μ1，其栅极和源极连接在一起与上级触发信号端Input(n)连接、漏极与作为上拉节点的第一节点PU连接。其作用是当接收到由上级触发信号端Input (η)发送的高电平信号时控制移位寄存器开始工作。其中上级触发信号端Input (η)在上级移位寄存器(即第η-i级移位寄存器)的本级输出端Output (η-i)为高电平输出时接收到高电平信号。第二薄膜晶体管M2，其栅极与第一节点PU连接、源极与时钟信号端连接、漏极与本级输出端Output (η)连接。其作用是为本级输出端Output (η)提供高电平输出，以驱动与本级移位寄存器(即第η级移位寄存器)对应的一行栅线打开。第三薄膜晶体管M3，其栅、极与第一节点PU连接、源极与时钟信号端连接、漏极与下级触发信号端Input (η+1)连接。其作用是为下级移位寄存器(即第η+1级移位寄存器)提供触发信号，以控制下级移位寄存器开始工作。电容Cl,连接在第一节点PU与本级输出端Output (η)之间。复位模块I,连接在作为下拉节点的第二节点PL、时钟信号端和低电平信号端Vss之间，用于在本级输出完成后为第二薄膜晶体管M2的源极加载高电平、栅极加载低电平、漏极开路；反馈接收模块2,连接在第一节点PU、低电平信号端Vss和本级输出端Output (η)之间，并与下级反馈信号端Reset (η+1)连接,用于接收下级反馈信号以将第一节点PU和本级输出端Output (η)的电平拉低。本发明实施例提供的栅线驱动装置中，由于如果一直为一个薄膜晶体管加压，则 容易在栅绝缘层中形成并积累电子，从而导致该薄膜晶体管的阈值电压偏移。通过在薄膜晶体管的源极加载高电平、栅极加载低电平、漏极开路，根据隧道效应和量子力学的原理，能够使栅绝缘层中形成并积累的电子穿过势垒而到达薄膜晶体管的源极，从而降低与每行栅线对应的移位寄存器内薄膜晶体管的阈值电压偏移，最终能够使移位寄存器电路正常工作，提高了移位寄存器工作的稳定性，延长了移位寄存器的工作寿命。需要说明的是，本实施例栅线驱动装置中所使用的移位寄存器与上述移位寄存器实施例中所使用的移位寄存器在功能和结构上均相同，因此能够解决同样的技术问题，达到相同的预期效果。以上所述，仅为本发明的具体实施方式
，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
权利要求
1.一种栅线驱动方法，其特征在于，包括 降低与每行栅线对应的移位寄存器内薄膜晶体管的阈值电压偏移； 为所述移位寄存器内的薄膜晶体管的栅极加载电压以开启薄膜晶体管，从而为与所述移位寄存器对应的各行栅线提供行扫描信号以驱动该行栅线打开或关闭。
2.根据权利要求I所述的栅线驱动方法，其特征在于，所述降低与每行栅线对应的移位寄存器内薄膜晶体管的阈值电压偏移包括 使在栅绝缘层上积累的电子到达薄膜晶体管的源极，以降低与每行栅线对应的移位寄存器内薄膜晶体管的阈值电压偏移。
3.根据权利要求2所述的栅线驱动方法，其特征在于，所述使在栅绝缘层上积累的电子到达薄膜晶体管的源极包括 为薄膜晶体管的源极加载高电平、栅极加载低电平、漏极开路，以使在栅绝缘层上积累的电子到达薄膜晶体管的源极。
4.一种移位寄存器，其特征在于，包括 第一薄膜晶体管，其栅极和源极连接在一起与上级触发信号端连接、漏极与作为上拉节点的第一节点连接； 第二薄膜晶体管，其栅极与所述第一节点连接、源极与时钟信号端连接、漏极与本级输出端连接； 第三薄膜晶体管，其栅极与所述第一节点连接、源极与时钟信号端连接、漏极与下级触发信号端连接； 电容，连接在所述第一节点与本级输出端之间； 复位模块，连接在作为下拉节点的第二节点、时钟信号端和低电平信号端之间，用于在本级输出完成后为所述第二薄膜晶体管的漏极和栅极加载低电平； 反馈接收模块，连接在所述第一节点、低电平信号端和本级输出端之间，并与下级反馈信号端连接，用于接收下级反馈信号以将所述第一节点和本级输出端的电平拉低。
5.根据权利要求4所述的移位寄存器，其特征在于，所述复位模块包括 第一复位薄膜晶体管，其栅极与所述第二节点连接、源极与第三复位薄膜晶体管的漏极连接、漏极与低电平信号端连接； 第二复位薄膜晶体管，其栅极与所述第二节点连接、源极与第四复位薄膜晶体管的漏极连接、漏极与低电平信号端连接； 第三复位薄膜晶体管，其栅极和源极与时钟信号端连接、漏极与第一复位薄膜晶体管的源极连接； 第四复位薄膜晶体管，其栅极与第三复位薄膜晶体管的漏极连接、源极与时钟信号端连接、漏极与第二复位薄膜晶体管的源极连接。
6.根据权利要求4或5所述的移位寄存器，其特征在于，所述反馈接收模块包括 第四薄膜晶体管，其栅极与下级反馈信号端连接、源极与本级输出端连接、漏极与低电平信号端连接； 第五薄膜晶体管，其栅极与下级反馈信号端连接、源极与所述第一节点连接、漏极与低电平信号端连接。
7.根据权利要求6所述的移位寄存器，其特征在于，所述移位寄存器还包括第六薄膜晶体管，其栅极与时钟信号端连接、源极与所述第二节点连接、漏极与低电平信号端连接。
8.根据权利要求6所述的移位寄存器，其特征在于，所述移位寄存器还包括 第七薄膜晶体管，其栅极与时钟信号端连接、源极与上级触发信号端连接、漏极与所述第一节点连接。
9.根据权利要求6所述的移位寄存器，其特征在于，所述移位寄存器还包括 第八薄膜晶体管，其栅极与时钟信号端连接、源极与所述第一节点连接、漏极与所述第二节点连接。
10.根据权利要求6所述的移位寄存器，其特征在于，所述移位寄存器还包括 第九薄膜晶体管，其栅极与所述复位模块连接、源极与所述第一节点连接、漏极与低电 平信号端连接； 第十薄膜晶体管，其栅极与所述复位模块连接、源极本级输出端连接、漏极与低电平信号端连接。
11.一种栅线驱动装置，其特征在于，包括相互串联的多个如权利要求4至10中任一项所述的移位寄存器。
全文摘要
本发明公开了一种栅线驱动方法、移位寄存器及栅线驱动装置，涉及液晶显示技术领域，为提高移位寄存器的工作稳定性而发明。所述栅线驱动方法包括降低与每行栅线对应的移位寄存器内薄膜晶体管的阈值电压偏移；为所述移位寄存器内的薄膜晶体管的栅极加载电压以开启薄膜晶体管，从而为与所述移位寄存器对应的各行栅线提供行扫描信号以驱动该行栅线打开或关闭。所述移位寄存器包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、电容、复位模块和反馈模块。本发明可用于对栅线进行驱动。
文档编号G09G3/36GK102629459SQ20111033177
公开日2012年8月8日 申请日期2011年10月26日 优先权日2011年10月26日
发明者曹昆, 胡明 申请人:北京京东方光电科技有限公司