(第一输出端、第二输出端或第三输出端)输出的信号有重叠的区域，从而能够实现对像素单元的预充电，以解决像素单元充电不足的问题。
[0062]在此基础上，由于上述输出端(第一输出端、第二输出端或第三输出端)输出的脉冲信号的宽度可以随着第一控制信号端的信号脉冲宽度的变化而变化，从而可以在无需额外添加其它移位寄存器和时钟信号，并无需对该移位寄存器内部结构进行改变的情况下，就可以根据需要对第一输出端、第二输出端或第三输出端输出信号的脉冲宽度进行调节，以使得当将上述移位寄存器单元级联构成栅极驱动电路时，可以对相邻两级的移位寄存器的输出端(第一输出端、第二输出端或第三输出端)输出信号的重叠区域进行调整，以与不同的预充电时间相匹配。从而在实现对输出端信号宽度进行调整的基础上，能够降低显示电路的设计复杂度，有利于显示面板的窄边框设计。
[0063]由上述描述可以看出第一输出端Q能够通过第二下拉子模块104，将第二输出端QB的电压下拉至第一电压端VGLl的电压。而第二输出端QB能够通过第三下拉子模块106将第三输出端CR的电压下拉至第一电压端VGHl的电压。因此第一输出端Q的产生漏电时，将直接影响到第二输出端QB和第三输出端CR的信号输出。
[0064]为了解决上述问题，如图2所示，该脉冲宽度可调制模块PWM还可以包括:反馈子模块107，连接第一输出端Q、第二输出端QB、第三电压端VGH、第二电压端VGL2以及第一输入子模块101、第一下拉子模块102。用于在第一输出端Q的控制下，将第三电压端VGH的信号作为反馈信号输出至第一输入子模块101，防止第一输出端Q漏电至第一控制信号端STU，或者用于在第二输出端QB的控制下，将第二电压端VGL2的信号作为反馈信号输出至第一下拉子模块102，以防止第一输出端Q漏电至第一电压端VGL2。这样一来，通过反馈子模块107可以防止第一输出端Q漏电至第一控制信号端STU或者第一控制信号端STU,从而对第一输出端Q的电压造成影响，干扰第二输出端QB和第三输出端CR的正常输出。
[0065]以下通过具体的实施例对上述脉冲宽度可调制模块PWM中各个子模块的具体结构进行详细的举例说明。
[0066]实施例一
[0067]脉冲宽度可调制模块PWM中所述第一输入子模块101如图3所不，包括:第一晶体管M1、第二晶体管M2以及第三晶体管M3。
[0068]其中，第一晶体管Ml的栅极连接第二晶体管M2的第二极，第一极连接第一输出端Q、第二极与第一控制信号端STU相连接。
[0069]第二晶体管M2的栅极连接第三控制信号端QB_N、第一极连接第二时钟信号端CLKB0
[0070]第三晶体管M3的栅极连接第二控制信号端STD，第二极与第二晶体管M2的第二极相连接，第一极与所述第一电压端VGLl相连接。
[0071]第一下拉子模块102可以包括:第六晶体管M6、第七晶体管M7以及第八晶体管M8o
[0072]其中，第六晶体管M6的栅极连接所述第七晶体管的第一极，第一极与第一电压端VGLl相连接，第二极连接第一输出端Q。
[0073]第七晶体管M7的栅极和第二极均连接第一时钟信号端CLKA，第一极与第八晶体管M8的第二极相连接。
[0074]第八晶体管M8的栅极连接第一控制信号端STU、第一极与第一电压端VGLl相连接。
[0075]第二输入子模块103可以包括第十晶体管MlO和第^^一晶体管Mil。
[0076]其中，第十晶体管MlO的栅极和第一极均与第一时钟信号端CLKA相连接，第二极连接第二输出端QB。
[0077]第^^一晶体管Mll的栅极和第二极均与第二时钟信号端CLKB相连接，第一极连接第二输出端QB。
[0078]第二下拉子模块104可以包括第十二晶体管M12，其栅极连接第一输出端Q，第一极与第二输出端QB相连接，第二极连接第一电压端VGLl。
[0079]第三输入子模块105可以包括第一电容Cl以及第十三晶体管M13。
[0080]其中，第十三晶体管M13的栅极连接第一输出端Q、第一极与第三电压端VGH相连接，第二极连接第三输出端CR。
[0081]第一电容Cl的一端连接第一控制信号端STU，另一端与第十三晶体管M13的栅极相连接。
[0082]第三下拉子模块106可以包括第二电容C2和第十四晶体管M14。
[0083]第十四晶体管M14的栅极连接第二输出端QB，第一极与第三输出端CR相连接，第二极连接第一电压端VGLl。
[0084]第二电容C2的一端连接第一输出端Q，另一端与第十四晶体管M14的栅极相连接。
[0085]实施例二
[0086]与实施例一相比，脉冲宽度可调制模块PWM中的第二输入子模块103、第二下拉子模块104、第三输入子模块105、第三下拉子模块106与实施例一中上述模块的具体结构相同，此处不再赘述。以下对结构不同的第一输入子模块101、第一下拉子模块102的具体结构进行详细说明。
[0087]具体的，第一输入子模块101如图4所示，可以包括:第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4以及第五晶体管M5。
[0088]其中，第一晶体管Ml的栅极连接第二晶体管M2的第二极，第一极连接第五晶体管M5的第二极、第二极与第一控制信号端STU相连接。
[0089]第二晶体管M2的栅极连接第三控制信号端QB_N、第一极连接第二时钟信号端CLKB0
[0090]第三晶体管M3的栅极连接第二控制信号端STD，第一极与第一电压端VGLl相连接，第二极与第二晶体管M2的第二极相连接。
[0091]第四晶体管M4的栅极连接第一时钟信号端CLKA，第一极连接第二晶体管M2的第二极，第二极与第一电压端VGLl相连接；
[0092]第五晶体管M5的栅极连接第二晶体管M2的第二极，第一极与第一输出端Q相连接。
[0093]第一下拉子模块102可以包括:第六晶体管M6、第七晶体管M7、第八晶体管M8以及第九晶体管M9。
[0094]其中，第六晶体管M6的栅极连接第七晶体管M7的第一极，第一极与第一电压端VGLl相连接，第二极连接第九晶体管M9的第一极。
[0095]第七晶体管M7的栅极和第二极均连接第一时钟信号端CLKA，第一极与第八晶体管M8的第二极相连接。
[0096]第八晶体管M8的栅极连接第一控制信号端STU、第一极与第一电压端VGLl相连接。
[0097]第九晶体管M9的栅极连接第七晶体管M7的第一极，第二极与第一输出端Q相连接。
[0098]此外，当实施例二中的脉冲宽度可调制模块PWM还包括反馈子模块107时，该反馈子模块107如图4所示，可以包括第十五晶体管M15和第十六晶体管M16。
[0099]其中，第十五晶体管M15的栅极连接第一输出端Q，第一极连接第三电压端VGH，第二极与第一输入子模块101和第一下拉子模块102相连接。当第一输入子模块101和第一下拉子模块102的结构如上所述时，第十五晶体管M15的第二极与第一晶体管Ml的第一极和第六晶体管M6的第二极相连接。
[0100]第十六晶体管M16的栅极连接第二输出端QB，第一极连接第一输入子模块101和第一下拉子模块102，第二极与第二电压端VGL2相连接。当第一输入子模块101和第一下拉子模块102的结构如上所述时，第十六晶体管M16的第一极连接第一晶体管Ml的第一极和第六晶体管M6的第二极。
[0101]接下来，结合图4、图5对实施例二中的上述脉冲宽度可调制模块PWM的具体工作过程进行详细的说明。由于实施例一脉冲宽度可调制模块PWM的结构和实施例二中的相似，因此其工作过程可以参考实施例二，此处不再赘述。
[0102]需要说明的是，本发明对脉冲宽度可调制模块PWM中的各个晶体管的类型不做限定，可以是N型晶体管，也可以是P型晶体管。以下描述中均是以上述晶体管均为N型晶体管为例进行的说明。在此情况下，以下说明均是以第一电压端VGL1，第二电压端VGL2输入低电平，第三电压端VGH输入高电平为例进行的说明。
[0103]第一阶段Tl，STU = I, CLKA = I, CLKB = 0，STD = 0，QB_N = I ;其中 “O” 表示低电平，“I”表示高电平。
[0104]具体的，第三控制信号端QB_N输入高电平将第二晶体管M2导通，第二时钟信号端CLKB的低电平输出至节点An。此外，第一时钟信号端CLKA输入高电平，第四晶体管M4导通，将第一电压端VGLl输入的电平输出至节点An。在此情况下，第一晶体管Ml和第五晶体管M5均处于截止状态。第二控制信号端STD输入低电平，第三晶体管M3截止。
[0105]基于此，由于第五晶体管M5均处于截止状态，无信号向第一输出端Q输出。此外，第七晶体管M7导通，将第一时钟信号端CLKA的高电平输出至第九晶体管M9和第六晶体管M6的栅极，而第八晶体管M8也导通，将第九晶体管M9和第六晶体管M6的栅极下拉至第一电压端VGLl的低电平。从而使得第九晶体管M9和第六晶体管M6截止。综上所述第一输出端Q在该阶段无信号输出。
[0106]此外，第十晶体管MlO导通使得第二输出端QB输出高电平。在此情况下，第十四晶体管M14导通，使得第三输出端CR输出低电平。第十六晶体管M16导通，将第二电压端VGL2的低电平反馈至第一晶体管Ml的第一极(即节点OFF)和第六晶体管M6的第二极。因此，节点OFF的电压能够防止第一输出端Q漏电至第一控制信号端STU或者第一控制信号端STU，从而对第一输出端Q的电压造成影响，干扰第二输出端QB和第三输出端CR的正常输出。
[0107]第二阶段T2，STU = 1，CLKA = 0，CLKB = 1，STD = 0，QB_N = I ；
[0108]具体的，第二晶体管M2导通，第二信号输入端CLKB输入的高电平输出至节点An，第三晶体管M3和第四晶体管M4处于截止状态。在此情况下，第一晶体管Ml和第五晶体管M5处于导通状态，使得第一控制信号端STU的高电平输出至第一输出端Q。此外，第九晶体管M9和第六晶体管M6截止。
[0109]在第一输出端Q的控制下，第十三晶体管M13导通，将第三电压端VGH的高电平输出至第三输出端CR。并且，第十五晶体管Ml5导通，将第三电压端VGH的高电平反馈至节点OFF。
[0110]此外，在第一输出端Q的控制下，第十二晶体管M12导通，将第二输出端QB下拉至第一电压端VGLl的低电平。
[0111]第三阶段T3，STU = 1，CLKA = 1，CLKB = 0，STD = 1，QB_N = O ；
[0112]具体的，第三晶体管M3和第四晶体管M4导通，将第一电压端VGLl的低电平输出至节点An，第一晶体管Ml和第五晶体管M5截止。第一输出端Q受到第一电容Cl的自举作用，电压进一步提升，使得第十三晶体管M13和第十五晶体管M15打开得更加充分。
[0113]同第二阶段，在第一输出端Q的控制下，第一电压端VGLl的低电平输出至第二输出端QB，第三电压端VGH的高电平通过第十三晶体管M13输出至第三输出端CR。
[0114]第四阶段T4，STU = 1，CLKA = 0，CLKB = 1，STD = 1，QB_N = O ；
[0115]具体的，第二晶体管M2截止，第三晶体管M3导通，使得第一电压端VGLl输入的低电平输出至节点An，第一晶体管Ml和第五晶体管M5处于截止状态。第八晶体管M8导通，使得第一电压端VGLl的低电平输出至第九晶体管M9和第六晶体管M6的栅极，该第九晶体管M9和第六晶体管M6处于截止状态。在此情况下，第一输出端Q保持上一阶段的高电平。
[0116]在第一输出端Q的控制下，第十三晶体管Ml3导通，将第三电压端VGH的高电平输出至第三输出端CR。并且，第十五晶体管Ml5导通，将第三电压端VGH的高电平反馈至节点OFF。
[0117]此外，在第一输出端Q的控制下，第十二晶体管M12导通，将第二输出端QB下拉至第一电压端VGLl的低电平。
[0118]第五阶段T4，由于 STU = LCLKA = LCLKB = 0，STD = 1，QB_N = 0，信号与第三阶段T3相同，因此各个输出端的输出结果同第三阶段T3相同，此处不再赘述。
[0119]第六阶段T6，STU = 0，CLKA = 0，CLKB = 1，STD