接第二节点B，控制模块3用于控制第二节点B的电平，第一反馈单元11的控制端连接第二节点B，由以上所述可知，第二节点B为控制模块3的输出端与第一反馈单元11的控制端之间的一个节点，第一反馈单元11的输出端连接下拉模块2的控制端，第一反馈单元11的输入端连接第一电平输入端VI，从而通过控制模块3可以控制第一反馈单元11的输出端与输入端的连接，进而可以控制下拉模块2的控制端与第一电平输入端Vl的连接，以控制信号输出端OUTPUT与第一电平输入端Vl的连接。第二反馈单元12的控制端连接第三节点C，第三节点C连接信号输出端OUTPUT，由以上所述可知，第三节点C为控信号输出端OUTPUT与第二反馈单元12的控制端之间的一个节点，从而通过信号输出端OUTPUT可以控制第二反馈单元12的输出端与输入端的连接，由以上所述可知，第二反馈单元12的输出端连接下拉模块2的控制端，第二反馈单元12的输入端连接第一电平输入端VI，进而可以控制下拉模块2的控制端与第一电平输入端Vl的连接，进而可以控制信号输出端OUTPUT与第一电平输入端Vl的连接。
[0032]具体地，第一反馈单元11包括第一晶体管M1，第一晶体管Ml的控制端连接第二节点B，第一端连接第一电平输入端VI，第二端连接第一节点A，进而可以通过第二节点B控制第一晶体管Ml的导通或者截止，进而控制第一电平输入端Vl与第一节点A的连接，进而控制下拉模块2的控制端与第一电平输入端Vl的连接；第二反馈单元12包括第二晶体管M2，第二晶体管M2的控制端连接第三节点C，第一端连接第一电平输入端VI，第二端连接第一节点A，进而可以通过第三节点C控制第二晶体管M2的导通或者截止，进而控制第一节点A与第一电平输入端Vl的连接，进而控制下拉模块2的控制端与第一电平输入端Vl的连接。
[0033]进一步地，控制模块3包括第一控制单元31和第二控制单元32，第一控制单元31的控制端连接起始信号输入端STV，输入端连接第一直流信号输入端CN，输出端连接第二节点B，由以上所述可知，第一反馈单元11的控制端连接第二节点B，因此，第一控制单元31可以控制第一反馈单元11的控制端与第一直流信号CN的连接。第二控制单元32的控制端连接复位信号输入端RESET，输入端连接第二直流信号输入端CNB，输出端连接第二节点B，由以上所述可知，第一反馈单元11的控制端连接第二节点B，因此，第二控制单元32进而可以控制第一反馈单元11的控制端与第二直流信号输入端CNB的连接。其中，除第一级移位寄存器以外的所有级移位寄存器的起始信号输入端均连接其上一级移位寄存器的信号输出端，除最后一级移位寄存器以外的所有级移位寄存器的复位信号输入端均连接其下一级移位寄存器的信号输出端。
[0034]具体地，第一控制单元31包括第三晶体管M3，第二控制单元32包括第四晶体管M4，第三晶体管M3的控制端连接起始信号输入端STV，第一端连接第一直流信号输入端CN，第二端连接第二节点B，进而可以通过起始信号输入端STV控制第三晶体管M3的导通或者截止，进而控制第二节点B与第一直流信号输入端CN的连接，进而控制第一晶体管Ml的控制端与第一直流信号输入端CN的连接；第四晶体管M4的控制端连接复位信号输入端RESET，第一端连接第二直流信号输入端CNB，第二端连接第二节点B，进而可以通过复位信号输入端RESET控制第四晶体管M4的导通或者截止，进而控制第二直流信号输入端CNB与第二节点B的连接，进而控制第一晶体管Ml的控制端与第二直流信号输入端CNB的连接。
[0035]此外，下拉模块2包括第五晶体管M5和第一电容Cl，第五晶体管M5的控制端连接第一节点A，第一端连接第一电平输入端VI，第二端连接信号输出端OUTPUT，进而可以通过第一节点A控制第五晶体管M5的导通或者截止，进而控制信号输出端OUTPUT与第一电平输入端Vl的连接，第一电容Cl的两个极板分别连接第一节点A和第一电平输入端VI，从而可以通过第一电容Cl放电控制第一节点A的电平。
[0036]此外，移位寄存器还包括第二反馈模块4，第二反馈模块4的控制端连接第一节点A，输入端连接第一电平输入端VI，输出端连接第二节点B，第二节点B连接第一反馈单元11的控制端，从而第二反馈模块4可以控制第一反馈单元11的控制端与第一电平输入端Vl的连接。
[0037]具体地，第二反馈模块4包括第六晶体管M6，第六晶体管M6的控制端连接第一节点A，第一端连接第一电平输入端VI，第二端连接第二节点B，进而可以通过第一节点A控制第六晶体管M6的导通或者截止，进而控制第二节点B与第一电平输入端Vl的连接。
[0038]此外，移位寄存器还包括第一上拉模块5，第一上拉模块5的输出端连接第一节点A，用于控制第二电平信号输入端V2与第一节点A的连接，由于第一节点A同时连接第二反馈模块4的控制端和下拉模块2的控制端，因此第一上拉模块5可以同时控制第二反馈模块4的控制端与第二电平输入端V2的连接，以及下拉模块2的控制端与第二电平输入端V2的连接。其中，第二电平输入端V2输出的第二电平信号与第一电平输入端Vl输出的第一电平信号反相，即第一电平信号为高电平时，第二电平信号为低电平，第一电平信号为低电平时，第二电平信号为高电平。
[0039]具体地，第一上拉模块5包括第七晶体管M7、第八晶体管M8和第九晶体管M9，第七晶体管M7的控制端连接第一直流信号输入端CN，第一端连接第二时钟信号输入端CK2，第二端连接第九晶体管M9的控制端，进而可以通过第一直流信号输入端CN控制第七晶体管M7的导通或者截止，进而控制第九晶体管M9的控制端与第二时钟信号输入端CK2的连接，第八晶体管M8的控制端连接第二直流信号输入端CNB，第一端连接第四时钟信号输入端CK4，第二端连接第九晶体管M9的控制端，进而可以通过第二直流信号输入端CNB控制第八晶体管M8的导通或者截止，进而控制第九晶体管M9的控制端与第四时钟信号输入端CK4的连接，第九晶体管M9的第一端连接第一节点A，第二端连接第二电平信号输入端V2，进而控制第一节点A与第二电平信号输入端V2的连接。
[0040]此外，移位寄存器还包括第二上拉模块6，第二上拉模块6的输出端连接信号输出端OUTPUT，用于控制第一时钟信号输入端CKl与信号输出端OUTPUT的连接。具体地，第二上拉模块6包括第十晶体管M10、第^^一晶体管Mll和第二电容C2，第十晶体管MlO的控制端连接第二电平输入端V2，第一端连接第二节点B，第二端连接第十一晶体管Mll的控制端，进而可以通过第二电平输入端V2控制第十晶体管MlO的导通或者截止，进而控制第十一晶体管Mll的控制端与第二节点B的连接，第十一晶体管Mll的第一端连接第一时钟信号输入端CK1，第十一晶体管Mll的第二端连接信号输出端OUTPUT，进而可以通过第二节点B控制第十一晶体管Mll的导通或者截止，进而控制第一时钟信号输入端CKl与信号输出端OUTPUT的连接。第二电容C2的两个极板分别连接第二节点B和第一电平输入端VI，从而可以通过第二电容C2的放电来控制第二节点B的电平，第十一晶体管Mll的沟道的长度和宽度的乘积是第十晶体管MlO的至少两倍。其中，第^^一晶体管Mll的控制端为第四节点D。
[0041]上述限定第^^一晶体管Mll的沟道的长度和宽度的乘积是第十晶体管MlO的至少两倍的原因在于:以晶体管的控制端为栅极、第一端为源极和第二端为漏极为例，晶体管的栅极和源极以及栅极和漏极之间的寄生电容的大小为:(ΙΙΧΜ/2)+￥(；ν，其中W表示晶体管的沟道的宽度，(^表示晶体管的沟道的单位宽度的交叠电容，L表示晶体管的沟道的长度，(^表示晶体管的沟道的单位长度的电容。因此晶体管的寄生电容的大小与晶体管的沟道的长度和宽度的乘积成正比。由于第十一晶体管Mll的沟道的长度和宽度的乘积是第十晶体管MlO的至少两倍，从而使得第十一晶体管Mll栅极和源极以及栅极和漏极之间具有较大的寄生电容，进而当第十一晶