体管Mll的源极和漏极的电平发生变化时，第十一晶体管Mll能够发生自举作用，使得第四节点D(即第十一晶体管Mll的栅极连接的节点)的电平和信号输出端OUTPUT输出的电平之间保持一定的电平差。
[0042]需要说明的是，上述第一直流信号输入端CN输出的电平信号与第二直流信号输入端CNB输出的电平信号反相，即为第一直流信号输入端CN输出的电平信号为高电平时，第二直流信号输入端CNB输出的电平信号为低电平，第二直流信号输入端CNB输出的电平信号为低电平时，第一直流信号输入端CN输出的电平信号为高电平。第一时钟信号输入端CKl输出的电平信号、第二时钟信号输入端CK2输出的电平信号、第三时钟信号输入端CK3输出的电平信号与第四时钟信号输入端CK4输出的电平信号为相差1/4周期的时钟信号。
[0043]此外，本发明实施例还提供了一种栅极驱动电路，该栅极驱动电路包括如上所述的移位寄存器，所有移位寄存器相互级联，其中，除第一级移位寄存器外，每一级移位寄存器的信号输入端连接到上一级移位寄存器的信号输出端；除最后一级移位寄存器外，每一级移位寄存器的复位信号控制端连接到下一级移位寄存器的信号输出端；并且每一级移位寄存器的信号输出端均连接阵列基板上的一条栅线。本发明实施例中的栅极驱动电路能够实现正向扫描和反向扫描。由于本发明实施例所提供的栅极驱动电路包括如上所述的移位寄存器，因此该栅极驱动电路具有和移位寄存器相同的有益效果，此处不再进行赘述。
[0044]此外，本发明实施例还提供了一种显示装置，该显示装置包括如上所述的栅极驱动电路。该显示装置可以为:液晶面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。由于本发明实施例所提供的显示装置包括如上所述的栅极驱动电路，因此该显示装置具有和栅极驱动电路相同的有益效果，此处不再进行赘述。
[0045]实施例二
[0046]本发明实施例提供了一种移位寄存器的驱动方法，该驱动方法用于驱动如上所述的移位寄存器，该驱动方法包括:
[0047]通过不同的控制点控制第一反馈模块包括的不同的反馈单元，以控制第一节点的电位，并通过第一节点控制下拉模块，控制第一电平输入端与信号输出端的连接。
[0048]由于通过不同的控制点控制第一反馈模块包括的不同的反馈单元，且每个反馈单元的输入端均连接第一电平输入端，每个反馈单元的输出端均连接下拉模块的控制端，每个反馈单元均能单独控制下拉模块的控制端和第一电平输入端之间的连接，因此，即使其中一个反馈单元无法正常工作时，例如，该反馈单元的控制端连接的控制点的电平不稳，或者，该反馈单元损坏时，还有至少一个反馈单元可以控制下拉模块的控制端和第一电平输入端之间的连接，进而控制移位寄存器的信号输出端与第一电平输入端的连接，因此，本发明中的移位寄存器具有很强的抗噪声能力。
[0049]进一步地，如图1和2所示，当移位寄存器还包括控制模块3，第一反馈模块I包括两个反馈单元，两个反馈单元为第一反馈单元11和第二反馈单元12，且各个模块、单元之间具有如图1和图2所示的连接关系时，上述通过不同的控制点控制不同的反馈单元的步骤具体包括:
[0050]上述不同的控制点为第二节点B和第三节点C ;
[0051]通过控制模块3的输出端控制第二节点B，通过第二节点B控制第一反馈单元11，以控制第一电平输入端Vl与信号输出端OUTPUT的连接；
[0052]通过信号输出端OUTPUT控制第三节点C，通过第三节点C控制第二反馈单元12，从而控制第一电平输入端Vl与第一节点A的连接，进而控制第一电平输入端Vl与信号输出端OUTPUT的连接。
[0053]下面结合如图2所示的本发明实施例中的移位寄存器的电路示意图和图3所示的本发明实施例中的移位寄存器的工作时序图，对本发明实施例中的移位寄存器的一种最为具体的驱动方法进行说明。需要说明的是，本发明实施例以所有的晶体管的类型为N型晶体管为例进行说明，当N型晶体管的控制端的电平为高电平时，晶体管导通；当N型晶体管的控制端的电平为低电平时，晶体管截止。其中，第一电平输入端Vi输出低电平信号，第二电平输入端V2输出高电平信号，第一直流信号输入端CN输出高电平信号，第二直流信号输入端CNB输出低电平信号。移位寄存器的信号输出端OUTPUT输出的移位信号为高电平信号。
[0054]第一阶段Tl:第一时钟信号输入端CKl输出低电平信号，第二时钟信号输入端CK2输出低电平信号，第四时钟信号输入端CK4输出低电平信号，起始信号输入端STV输出高电平信号，复位信号输入端RESET输出低电平信号。由于复位信号输入端RESET输出低电平信号，从而使得第四晶体管M4截止。由于起始信号输入端STV输出高电平信号，从而使得第三晶体管M3导通，第一直流信号输入端CN输出的高电平信号使得第二节点B的电平变为高电平，对第二电容C2进行充电，同时第一晶体管Ml导通，第一电平输入端Vl输入的低电平信号使得第一节点A的电平信号变为低电平，进而使得第五晶体管M5截止。同时，由于第二电平输入端V2输出高电平信号，从而使得第十晶体管MlO导通，第二节点B的高电平传输至第四节点D，使得第四节点D的电平变为高电平，进而使得第十一晶体管Mll导通，第一时钟信号输入端CKl输出的低电平信号传输至信号输出端OUTPUT，使得信号输出端OUTPUT输出低电平信号。
[0055]第二阶段T2:第一时钟信号输入端CKl输出高电平信号，第二时钟信号输入端CK2输出低电平信号，第四时钟信号输入端CK4输出低电平信号，起始信号输入端STV输出低电平信号，复位信号输入端RESET输出低电平信号。由于起始信号输入端STV输出低电平信号，从而使得第三晶体管M3截止。由于复位信号输入端RESET输出低电平信号，从而使得第四晶体管M4截止。此时，第二电容C2放电，从而使得第二节点B保持高电平，进而使得第一晶体管Ml继续导通，第一电平输入端Vl输出的低电平信号继续传输至第一节点A，使得第一节点A，保持低电平，进而使得第五晶体管M5保持截止。同时，由于第二电平输入端V2输出高电平信号，从而使得第十晶体管MlO保持导通，，第二节点B的高电平传输至第四节点D，使得第四节点D保持高电平，进而使得第十一晶体管Ml I保持导通，第一时钟信号输入端CKl输出的高电平信号传输至信号输出端OUTPUT，使得信号输出端OUTPUT输出高电平信号。
[0056]此时，由于第^^一晶体管Mll存在较大的寄生电容，因此当信号输出端OUTPUT的输出信号由低电平信号变为高电平信号后，第十一晶体管Mll自身发生自举作用，从而使得第四节点D的电平信号进一步升高，进而使得第十晶体管MlO的一端的电平高于自身的控制端的电平，进而使得第十晶体管MlO截止，有效地使得第四节点D保持高电平，进而使得第十一晶体管Mll保持导通。
[0057]由于在第二阶段T2，第二节点B和第三节点C均为高电平，从而第一晶体管Ml和第二晶体管M2均导通，进而第一电平输入端Vl输出的低电平信号可以分别通过第一晶体管Ml和第二晶体管M2传输至第一节点A，使得第一节点A保持低电平，进而使得第五晶体管M5截止，保证信号输出端OUTPUT稳定输出高电平信号。
[0058]第三阶段T3:第一时钟信号输入端CKl输出低电平信号，第二时钟信号输入端CK2输出高电平信号，第四时钟信号输入端CK4输出低电平信号，起始信号输入端STV输出低电平信号，复位信号输入端RESET输出高电平信号。在第三阶段T3，第一时钟信号输入端CKl输出的信号由高电平信号变为低电平信号后的极短时刻内，第一时钟信号输入端CKl输出的低电平信号传输至信号输出端OUTPUT，使得信号输出端OUTPUT输出低电平信号，由于第十一晶体管MlI的自举作用，第四节点D的电平降低，进而使得第十晶体管MlO的两端的电平均低于控制端的高电平，进而使得第十晶体管Ml