移位寄存器单元、驱动方法、栅极驱动电路及显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。
【背景技术】
[0002]显示装置在显示图像时，需要利用移位寄存器对像素单元进行扫描，移位寄存器包括多个移位寄存单元，每个移位寄存单元对应一行像素单元，由多个移位寄存器单元实现对显示装置的像素单元的逐行扫描驱动，以显示图像。
[0003]但随着像素数目的提高，移位寄存器(栅极开关电路)在一帧时间内所需扫描的行数增加，这就要求移位寄存器单元的版图面积要更小，电路结构需要更简单。相关技术中有一种移位寄存器单元，它通常通过多个晶体管和电容器来控制电路输出信号的电位的高低。
[0004]但是，相关技术中每个移位寄存器单元的电路结构较为复杂，控制过程较为繁琐。
【发明内容】
[0005]为了解决现有技术的问题，本发明实施例提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。所述技术方案如下:
[0006]第一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括:
[0007]控制模块、第一输出模块和第二输出模块，
[0008]所述第一输出模块分别与第一信号端、第一节点和输出端连接，用于在所述第一节点的控制下，向所述输出端输出来自所述第一信号端的第一控制信号；
[0009]所述第二输出模块分别与所述输出端、第二节点、第一时钟信号端和第二信号端连接，用于在所述第二节点和来自所述第一时钟信号端的第一时钟信号的控制下，向所述输出端输出来自所述第二信号端的第二控制信号；
[0010]所述控制模块分别与所述第一节点、所述第二节点、所述第一信号端、所述第二信号端、第一时钟信号端、第二时钟信号端和输入端连接，用于在来自所述第一信号端的所述第一控制信号、来自所述第二信号端的所述第二控制信号、来自所述第一时钟信号端的第一时钟信号、来自所述第二时钟信号端的第二时钟信号和来自所述输入端的输入信号的控制下，控制所述第一节点和所述第二节点的电位。
[0011]可选的，所述控制模块，包括:下拉子模块、第一上拉子模块、控制子模块和第二上拉子模块；
[0012]所述下拉子模块分别与所述第二信号端、所述第一时钟信号端、第三节点和第四节点连接，用于在所述第三节点和来自所述第一时钟信号端的所述第一时钟信号的控制下，向所述第四节点输出所述第二信号端的所述第二控制信号；
[0013]所述第一上拉子模块分别与所述输入端、所述第一时钟信号端、所述第三节点和所述第四节点连接，用于在来自所述输入端的所述输入信号和来自所述第一时钟信号端的所述第一时钟信号的控制下，分别向所述第三节点和所述第四节点输出所述第一时钟信号；
[0014]所述控制子模块分别与所述第二时钟信号端、所述输入端、所述第四节点、所述第一节点和所述第二节点连接，用于在来自所述第二时钟信号端的所述第二时钟信号的控制下，向所述第一节点输出来自所述输入端的所述输入信号，并向所述第二节点输出所述第四节点的电位；
[0015]所述第二上拉子模块分别与所述第一信号端、所述第一节点和所述第二节点连接，用于在所述第一节点的控制下，向所述第二节点输出来自所述第一信号端的所述第一控制信号。
[0016]可选的，所述下拉子模块包括:第一晶体管、第二晶体管和第一电容器；
[0017]所述第一晶体管的第一极与所述第二信号端连接，所述第一晶体管的第二极与所述第三节点连接，所述第一晶体管的第三极与所述第一时钟信号端连接；
[0018]所述第二晶体管的第一极与所述第二信号端连接，所述第二晶体管的第二极与所述第四节点连接，所述第二晶体管的第三极与所述第三节点连接；
[0019]所述第一电容器的第一极与所述第三节点连接，所述第一电容器的第二极与所述第二信号端连接。
[0020]可选的，所述第一上拉子模块包括:第三晶体管、第四晶体管、第二电容器和第五晶体管；
[0021]所述第三晶体管的第一极与所述输入端连接，所述第三晶体管的第二极与第五节点连接，所述第三晶体管的第三极与所述第一时钟信号端连接；
[0022]所述第四晶体管的第一极与所述第一时钟信号端连接，所述第四晶体管的第二极与所述第三节点连接，所述第四晶体管的第三极与所述第五节点连接；
[0023]所述第二电容器的第一极与所述第五节点连接，所述第二电容器的第二极与所述第四节点连接；
[0024]所述第五晶体管的第一极与所述第一时钟信号端连接，所述第五晶体管的第二极与所述第四节点连接，所述第五晶体管的第三极与所述第五节点连接。
[0025]可选的，所述控制子模块包括:第六晶体管和第七晶体管；
[0026]所述第六晶体管的第一极与所述输入端连接，所述第六晶体管的第二极与所述第一节点连接，所述第六晶体管的第三极与所述第二时钟信号端连接；
[0027]所述第七晶体管的第一极与所述第四节点连接，所述第七晶体管的第二极与所述第二节点连接，所述第七晶体管的第三极与所述第二时钟信号端连接。
[0028]可选的，所述第二上拉子模块包括:第八晶体管；
[0029]所述第八晶体管的第一极与所述第一信号端连接，所述第八晶体管的第二极与所述第二节点连接，所述第八晶体管的第三极与所述第一节点连接。
[0030]可选的，所述第一输出模块包括:第九晶体管和第三电容器；
[0031]所述第九晶体管的第一极与所述第一信号端连接，所述第九晶体管的第二极与所述输出端连接，所述第九晶体管的第三极与所述第一节点连接；
[0032]所述第三电容器的第一极与所述第九晶体管的第一极连接，所述第三电容器的第二极与所述第九晶体管的第三极连接。
[0033]可选的，所述第二输出模块包括:第十晶体管和第四电容器；
[0034]所述第十晶体管的第一极与所述第二信号端连接，所述第十晶体管的第二极与所述输出端连接，所述第十晶体管的第三极与所述第二节点连接；
[0035]所述第四电容器的第一极与所述第十晶体管的第三极连接，所述第四电容器的第二极与所述第一时钟信号端连接。
[0036]可选的，所述晶体管均为P型晶体管。
[0037]第二方面，提供了一种移位寄存器单元驱动方法，用于驱动第一方面所述的移位寄存器单元，所述移位寄存器单元包括:控制模块、第一输出模块和第二输出模块，所述方法包括:
[0038]第一阶段:输入端输入的输入信号为第二电位，第一时钟信号端输入的第一时钟信号为第二电位，第二时钟信号端输入的第二时钟信号为第一电位，第二节点保持第二电位，在所述第二节点的控制下，所述第二输出模块向输出端输出来自第二信号端的第二控制信号，所述第二控制信号的电位为第二电位；
[0039]第二阶段:所述输入端输入的输入信号为第二电位，所述第一时钟信号端输入的第一时钟信号为第一电位，所述第二时钟信号端输入的第二时钟信号为第二电位，控制所述控制模块向第一节点输出来自所述输入端的所述输入信号，在所述第一节点的控制下，所述第一输出模块向输出端输出所述第一控制信号，所述第一控制信号的电位为第一电位；
[0040]第三阶段:所述输入端输入的输入信号为第一电位，所述第一时钟信号端输入的第一时钟信号为第二电位，所述第二时钟信号端输入的第二时钟信号为第一电位，所述第一节点保持第二电位，在所述第一节点的控制下，所述第一输出模块向输出端输出所述第一控制信号；
[0041]第四阶段:所述输入端输入的输入信号为第一电位，所述第一时钟信号端输入的第一时钟信号为第一电位，所述第二时钟信号端输入的第二时钟信号为第二电位，控制所述控制模块向第二节点输出来自所述第二信号端的所述第二控制信号，在所述第二节点的控制下，所述第二输出模块向输出端输出所述第二控制信号。
[0042]可选的，所述控制模块，包括:下拉子模块、第一上拉子模块、控制子模块和第二上拉子模块；
[0043]所述第三阶段中，所述第一时钟信号端输入的第一时钟信号为第二电位，所述下拉子模块向第四节点输出来自所述第二信号端的第二控制信号；
[0044]所述第二阶段中，所述输入端输入的输入信号为第二电位，所述第一时钟信号端输入的第一时钟信号为第一电位，所述第一上拉子模块分别向第三节点和所述第四节点输出所述第一时钟信号；
[0045]所述第二阶段和所述第四阶段中，所述第二时钟信号端输入的第二时钟信号为第二电位，所述控制子模块向所述第一节点输出来自所述输入端的所述输入信号，并向所述第二节点输出所述第四节点的电位；
[0046]所述第二阶段和所述第三阶段中，所述第一节点为第二电位，所述第二上拉子模块向所述第二节点输出来自所述第一信号端的所述第一控制信号。
[0047]可选的，所述下拉子模块包括:第一晶体管、第二晶体管和第一电容器；
[0048]所述第一阶段和所述第三阶段中，所述第一时钟信号端输入的第