制本发明。本发明的保护范围当以权利要书所界定的范围为准。
[0060]本发明实施例所述的“确定”广泛涵盖各式各样的动作，并且因此“确定”可包括演算、计算、处理、推导、调查、查找(例如，在一列表、一数据库或其他数据结构中查找)、探查、等类似动作。此外，“确定”还可包括解析、选择、选取、建立、等类似动作。
[0061]此外，多种各种说明性的逻辑区块、模块、及电路以及在此所揭露的各种情况可实施或由一般用途处理器、数字信号处理器(digital signal processor，DSP)、特定应用集成电路(applicat1n specific integrated circuit，ASIC)、现场可编程闸列(fieldprogrammable gate array，FPGA)或其他可编程逻辑设备、离散闸(discrete gate)或晶体管逻辑(transistor logic)、离散硬件组件、电子组件、光学组件、机械组件、或任何以上的组合的设计以完成在此文内描述的功能；并可能执行存在于集成电路内、集成电路外、或两者皆有的执行码或指令。一般用途处理器可能是微处理器，但也可能是任何常规处理器、控制器、微控制器、或状态机。
[0062]本发明实施例所述的各种逻辑区块、模块以及电路的操作和功能，可通过电路硬件或由处理器所存储和执行的嵌入式程序代码来实现。
[0063]虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围以权利要书书所界定的范围为准。
【主权项】
1.一种集成电路，其特征在于，包括延迟判断电路和控制电路，其中: 所述延迟判断电路，包括: 发射暂存电路，用以根据第一时钟输出测试数据； 撷取暂存电路，耦接至所述发射暂存电路，且用以根据第二时钟撷取所述测试数据； 第一链的延迟组件，耦接至所述述发射暂存电路，用以接收来源时钟以产生所述第一时钟，其中所述第一链的延迟组件的第一数量被调整，以提供所述第一时钟至所述述发射暂存电路；以及 第二链的延迟组件，耦接至所述撷取暂存电路，用以接收所述来源时钟以产生所述第二时钟，其中所述第二链的延迟组件的第二数量被调整，以提供所述第二时钟至所述撷取暂存电路； 所述控制电路，耦接至所述延迟判断电路，用以调整所述第一链的延迟组件的所述第一数量以及所述第二链的延迟组件的所述第二数量，使得所述撷取暂存电路正好能通过所述第二时钟撷取所述测试数据，且用以根据所述第一链的延迟组件的所述第一数量以及所述第二链的延迟组件的所述第二数量判断所述发射暂存电路和所述撷取暂存电路间的路径延迟。2.如权利要求1所述的集成电路，其特征在于，还包括: 以矩阵形式排布的的多个变异侦测单元； 其中所述每一个变异侦测单元被连接至邻近的变异侦测单元，且每一所述变异侦测单元包括一个所述的延迟判断电路； 所述多个变异侦测单元用于形成从所述多个变异侦测单元中的第一变异侦测单元到第二变异侦测单元的路径；以及 所述控制电路用以调整所述路径所包含的变异侦测单元的所述第一链的延迟组件的所述第一数量，以及所述第二链的延迟组件的所述第二数量，以判断在所述第一变异侦测单元的发射暂存电路以及所述第二变异侦测单元的撷取暂存电路间的路径延迟。3.如权利要求2所述的集成电路，其特征在于，还包括: 校正电路，耦接至所述多个变异侦测单元，且用以判断所述多个变异侦测单元中的所述第一链的延迟组件以及所述第二链的延迟组件的延迟时间。4.如权利要求2所述的集成电路，其特征在于，每一个所述变异侦测单元还包括二个或多个多工器，且所述控制电路用以设定所述多个变异侦测单元的所述二个或多个多工器，以产生所述多个变异侦测单元中，从所述第一变异侦测单元到所述第二变异侦测单元的所述路径。5.如权利要求1所述的集成电路，其特征在于，所述发射暂存电路包括计数器，用以产生所述测试数据，且所述撷取暂存电路包括比较器，用以比较所述测试数据和参考数据。6.如权利要求2所述的集成电路，其特征在于，所述控制电路输出所述路径中的所述变异侦测单元以及所述路径延迟给计算机或测试设备，以使所述计算机或测试装置计算所述控制电路输出的路径延迟和参考路径延迟的相关性，以判断所述多个变异侦测单元的单元延迟，以及所述变异侦测单元的线路链接间的线路延迟； 其中，所述参考路径延迟是在静态时序分析模型中针对所述发射暂存电路以及撷取暂存电路的一路径被计算出的。7.—芯片上变异侦测方法，适用于一集成电路，其特征在于，包括: 发射暂存电路根据第一时钟输出测试数据至撷取暂存电路； 所述撷取暂存电路，根据第二时钟，从所述发射暂存电路接收所述测试数据； 控制电路调整第一链的延迟组件的第一数量以及第二链的延迟组件的第二数量，使得所述撷取暂存电路正好能通过所述第二时钟撷取所述测试数据，并根据所述第一链的延迟组件的所述第一数量以及所述第二链的延迟组件的所述第二数量判断所述发射暂存电路和所述撷取暂存电路间的路径延迟； 其中，所述第一链的延迟组件用以接收来源时钟以产生所述第一时钟，以及所述第二链的延迟组件用以接收所述来源时钟以产生所述第二时钟。8.如权利要求7所述的芯片上变异侦测方法，其特征在于，还包括: 计算所述路径延迟以及参考路径延迟的相关性，以判断所述变异侦测单元的单元延迟，以及所述变异侦测单元的线路链接间的线路延迟， 其中所述参考路径延迟是在静态时序分析模型中针对所述发射暂存电路以及撷取暂存电路的一路径被计算出的。9.如权利要求7所述的芯片上变异侦测方法，其特征在于，多个变异侦测单元被排布在一个矩阵中，其中所述每一个变异侦测单元被连接至邻近的所述延迟变异侦测单元，且每一个所述变异侦测单元包括一个所述的延迟判断电路； 所述变异侦测方法还包括: 控制单元在所述多个变异侦测单元中，配置从第一变异侦测单元到第二变异侦测单元的路径；以及 调整所述第一链的延迟组件的所述第一数量以及所述第二链的延迟组件的所述第二数量的步骤还包括: 所述控制电路调整在所述第一变异侦测单元的所述变异侦测单元的所述第一链的延迟组件的所述第一数量，以及在所述第二变异侦测单元的所述第二链的延迟组件的所述第二数量，使得在所述第二变异侦测单元的所述撷取暂存电路正好能撷取所述测试数据；以及 所述判断所述发射暂存电路和所述撷取暂存电路间的路径延迟的步骤包括: 所述控制电路判断在所述第一变异侦测单元的所述发射暂存电路以及在所述第二变异侦测单元的所述撷取暂存电路间的路径延迟。10.如权利要求9所述的芯片上变异侦测方法，其特征在于，还包括: 校正电路判断所述多个变异侦测单元中的所述第一链的延迟组件以及所述第二链的延迟组件的延迟时间。11.如权利要求9所述的芯片上变异侦测方法，其特征在于，其中每一个所述变异侦测单元还包括二个或多个多工器， 所述变异侦测方法还包括: 所述控制电路设定在所述多个变异侦测单元的所述二个或多个多工器，以产生在所述多个变异侦测单元中，从所述第一变异侦测单元到所述第二变异侦测单元的所述路径。12.如权利要求9所述的芯片上变异侦测方法，其特征在于，所述发射暂存电路包括计数器，用以产生所述测试数据，且所述撷取暂存电路包括比较器，用以比较所述测试数据和参考数据。
【专利摘要】本发明公开了一种芯片上变异侦测方法和集成电路，所述方法包括：发射暂存电路根据第一时钟输出测试数据至撷取暂存电路；撷取暂存电路，根据第二时钟，从所述发射暂存电路接收所述测试数据；以及，控制电路调整第一链的延迟组件的第一数量以及第二链的延迟组件的第二数量，使得撷取暂存电路正好能通过第二时钟撷取测试数据，并根据撷取暂存电路正好能通过所述第二时钟撷取测试数据时第一链的延迟组件的第一数量以及第二链的延迟组件的第二数量判断所述发射暂存电路和所述撷取暂存电路间的路径延迟。由此，本发明实施例可了解芯片上变异的真实情况，可为静态时序分析模型的校准提供参考。
【IPC分类】G01R31/28
【公开号】CN105372577
【申请号】CN201510507547
【发明人】郑国忠, 刘宏孟, 吴一品
【申请人】联发科技股份有限公司
【公开日】2016年3月2日
【申请日】2015年8月18日
【公告号】US20160054387