闪速存储器件及其操作方法

专利名称：闪速存储器件及其操作方法
闪速存储器件及其操作方法
该非临时美国专利申请根据35U. S. C. § 199要求2006年10月20 日向韩国知识产权局(KIP0)递交的韩国专利申请No. 10-2006-0102272 的优先权，将其全部内容一并在此作为参考。
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背景技术：
根据当关掉电源时存储器件是否保持已存储的数据，传统的半导体 存储器件可能是易失性存储器件或非易失性存储器件。例如非易失性存 储器件包括电可擦可编程只读存储器(EEPR0M)。
传统的EEPR0M具有三种工作模式用于向存储单元写入数据的编 15 程模式、用于读取已存储的数据的读取模式、以及用于擦除已存储的数 据的擦除模式。
传统的闪速存储器件可以是EEPR0M，并且可以同时以块(block) 或段(sector)为单位执行擦除操作。根据其中包括的存储单元阵列的 结构，传统的闪速存储器件可以是"与非"型闪速存储器件或"或非" 20型闪速存储器件。在"与非"型闪速存储器件中，单元晶体管在位线和 地电极之间彼此串联连接。在"或非"型闪速存储器件中，单元晶体管 在位线和地电极之间并联连接。
在"与非"型闪速存储器件中，读取和编程模式中的字节级的数据 存取可能相对困难(例如，不可能)；然而，"与非"型闪速存储器件可 25能具有更高或比较高的编程和/或擦除操作速度。
图1是明传统的闪速存储器件的方框图。参考图1，闪速存储器 件100可以包括存储单元阵列110、行选择电路120、读取电压发生器 130、页缓冲器块140、列选择电路150、以及控制器160。
存储单元阵列110可以包括在列方向延伸的多个"与非"串。多个 30 "与非"串的每一个均包括在串选择晶体管和接地选择晶体管之间串联连接的多个存储单元。包括在各个与非串中的存储单元可以与字线
WL1至WLm之一相连。每个串选择晶体管的漏极可以与位线BL1至BLn 中相应的一个相连。位线BLl至BLn在列方向延伸。每一个接地选择晶 体管的源极可以与共源极线(CSL)相连。 5 行选择电路120可以通过串选择线(SSL)、接地选择线(GSL)、以
及多个字线WL1至WLm与存储单元阵列110相连。在示例的读取操作中， 行选择电路120基于行地址信号ADDX和读取电压VREAD，选择与读取存 储单元相连的多个字线WLl至WLm之一。读取电压发生器130可以包括 电荷泵(charge pump)，并且可以通过增加电源电压产生读取电压VREAD。
10 页缓冲器块140可以包括在位线BL1至BLn与列选择电路150之间
相连的多个页缓冲器(或页电阻器)。每一个页缓冲器可以包括预充电单 元和读出放大器。每一个页缓冲器可以在读取操作期间通过读出位线电 压，确定是否对与选定的字线相连的存储单元进行了编程。列选择电路 150可以响应于列地址ADDY，选择与待编程或待读取的存储单元相连的
15位线。可以通过控制器160控制闪速存储器件100的读取操作。
图2是传统的与非串的电路图。将针对图2中的电路图，描述图l 中的闪速存储器件的传统读取操作。
可以以页为单位执行与非型闪速存储器件的读取操作，并且可以通 过页缓冲器电路读出位线电压来读取与选定块中的选定字线相连的存储
20 单元的数据(例如，处于已编程状态或已擦除状态的数据)。可以将读取 的数据存储在页缓冲器的各个锁存器中，并且然后顺序地将其输出至数 据线。可以根据是否对存储单元进行编程，将存储单元分成开单元 (on-cell)(已擦除单元)和关单元(off-cell)(己编程单元)。因为将电 子注入到存储单元晶体管的浮置栅极(floating gate),所以关单元是
25 具有更高(例如，较高或相对较高)的阀值电压的存储单元，反之因为 开单元保持为已擦除的，所以开单元是具有更低(例如，较低或相对较 低)的阈值电压的存储单元。
为描述示例读取操作，在图2中仅示出了存储单元阵列110的两个 与非串。与选定的字线WL2相连的读取存储单元CT21可以是已编程的关
30 单元，以及与相同的字线WL2相连的读取存储单元CT22是未编程(例如，
已擦除)的开单元。
例如，为读取存储在读取存储单元CT21和CT22中的数据(例如， 己编程或未编程的)，可以将0V施加到与读取存储单元CT21和CT22相 连的选定字线WL2。同时，可以将4V至5V的读取电压VREAD施加到未 5 选定的字线WL1和WLm。另外，可以将读取电压VREAD施加到与串选择 晶体管的栅极相连的串选择线SLL和与接地选择晶体管的栅极相连的接 地选择线GSL，以允许足够的单元电流流经选定的与非串。
如图2中所示，当读取存储单元CT21是已编程的关单元时，可以 将读取存储单元CT21的晶体管截止，使得漏极与源极电隔离或电绝缘。 10 因此，读取存储单元CT21和共源极线CSL之间的第一通道21的电压变 得与共源极线CSL的电压相等(例如0V)。读取存储单元CT21和位线BL1 之间的第二通道22的电压变得与位线电压(VBL1)相等。通道21和通 道22是导电通道，包括漏极、源极、以及通过施加不小于单元晶体管的 阈值电压的栅极电压而形成的沟道。 15 当读取存储单元CT22是未编程(例如，已擦除的)的开单元时，
可以将读取存储单元CT22的晶体管导通，以形成将漏极与源极电连接的 沟道。因此，从共源极线CSL到位线BL2的第三通道23的电压值变得与 共源极线CSL的电压(例如，OV)相等。
图3是用于描述图1中的闪速存储器件的示例读取操作的电压波形
20 图。
参考图3,例如可以将OV的地电压施加到共源极线CSL。在时间tl， 可以将4V至5V的的读取电压VREAD施加到未选定的字线、串选择晶体 管SST和接地选择晶体管GST的栅极，并且可以将OV施加到选定的字线。 可以分别通过串选择线SSL和接地选择线GSL将读取电压VREAD施加到
25串选择晶体管SST和接地选择晶体管GST的栅极。可以将与关单元相连 的位线(BL，关单元)稳定在位线电压VBL1，以及将与开单元相连的位 线(BL，开单元)稳定在比位线电压VBL1低的电压电平。
当在时间t2读出操作开始时，通过关单元电隔离的第二通道22和 位线维持位线电压VBL1，而通过开单元与共源极线CSL电连接的第三通
30 道23和位线(BL，开单元)可以减小到0V。因此，可以读出位线电压
的改变，并且确定或读取存储在读取存储单元中的数据(例如，是否已 编程)。
如上所述，当在读取操作中将读取电压VREAD施加到存储单元的控 制栅极时，可以将电压施加到存储单元的浮置栅极，由于浮置栅极和沟 5 道之间的电压差而引起电子的隧穿。尽管施加到存储单元的栅极的读取 电压VREAD比编程操作期间的电压低，可以根据重复的读取操作对存储 单元进行软编程。将由于相对较低读取电压的阈值电压的此种变化称为 读取干扰。
在传统的闪速存储器件100中，例如，可以在读取操作期间将4V 10至5V的读取电压VREAD施加到串选择晶体管，并且串选择晶体管可以与 是否对读取存储单元进行编程无关地保持导通。这可能增加读取干扰。 读取干扰可能改变存储单元的阈值电压，从而在读取操作中增加错误。

发明内容
15 示例实施例涉及一种半导体存储器件，例如，可以减少读取干扰的
闪速存储器件，以及一种读取闪速存储器件中的数据的方法。
至少一些示例实施例提供了一种闪速存储器，所述存储器可以通过 读取操作时在存储单元的沟道中引入升压电压(boost voltage)减少读 取干扰和读取错误。
20 至少一些示例实施例提供了一种读取闪速存储器中的数据的方法， 所述方法可以通过读取操作时在存储单元的沟道中引入升压电压减少读 取干扰和读取错误。
在至少一个示例实施例中，闪速存储器件可以包括存储单元阵列、 行选择电路、和/或电压产生电路。存储单元阵列可以包括至少一个与非
25串，至少一个与非串的每一个均由在串选择晶体管和接地选择晶体管之 间串联连接的多个存储单元形成。在读取操作期间，串选择晶体管可以 基于串选择电压，控制至少一个与非串的第一与非串与相应的第一位线 之间的电连接。行选择电路可以通过串选择线、接地选择线、以及多个 字线与存储单元阵列相连，并且在读取操作期间，可以基于行地址信号
30 和读取电压，从多个字线中选择第一字线。第一字线可以与第一读取存
储单元相连。电压产生电路可以产生串选择电压和读取电压。
根据至少一些示例实施例，当读取存储单元已编程时，可以将串选 择晶体管截止以将第一与非串与第一位线电隔离或电绝缘。当读取存储 单元未编程时，可以将串选择晶体管导通以将第一与非串与第一位线电
5 连接。
在至少一些示例实施例中，串选择电压可以比读取电压低。例如， 串选择电压可以比用于读取操作的位线电压和串选择晶体管的阈值电压 的总和低。可以在用于稳定施加到未选定字线的读取电压和用于读取操 作的位线电压的延迟时间之后，向串选择线输出串选择电压。行选择电
10路可以包括接地选择通过门(ground selection pass gate)、行解码 器、延迟单元、禾口/或串选择通过门(string selection pass gate)。 可以配置接地选择通过门，以响应于字线使能信号，向接地选择线输出 读取电压。可以配置行解码器，以响应于字线使能信号和行地址信号， 向第一字线输出地电压，并且向除了第一字线之外的未选定字线输出读
15 取电压。可以配置延迟单元，以将字线使能信号延迟延迟时间，以输出 延迟字线使能信号。可以配置串选择通过门，以响应于延迟字线使能信 号，向串选择线输出串选择电压。
根据至少一些示例实施例，电压产生电路可以包括串选择电压产 生器，配置所述串选择电压产生器以产生串选择电压；以及读取电压产
20 生器，配置所述读取电压产生器以产生读取电压。串选择电压产生器可 以包括电荷泵、比较器、和/或逻辑单元。可以配置电荷泵以基于控制 时钟信号产生串选择电压。可以配置比较器以基于串选择电压和基准电 压产生比较信号，以及可以配置逻辑单元以基于时钟信号和比较信号输 出控制时钟信号。
25 在操作闪速存储器件的方法中，根据示例实施例，可以将至少一个
与非串(由串选择晶体管和接地选择晶体管之间串联连接的多个存储单 元形成)与共源极线电连接。可以基于行地址信号和读取电压，在多个 字线中选择与读取存储单元相连的第一字线。可以基于串选择电压控制 至少一个与非串的第一与非串和相应的第一位线之间的电连接。
30 根据至少一些示例实施例，控制第一与非串和第一位线之间的电连
接可以包括当读取存储单元已编程时，通过截止串选择晶体管将第一 与非串与第一位线电隔离或电绝缘。控制第一与非串和第一位线之间的
电连接还可以包括当读取存储单元未编程时，通过导通串选择晶体管 将第一与非串与第一位线电连接。串选择电压可以比读取电压低。例如， 5 串选择电压可以比用于读取操作的位线电压和串选择晶体管的阈值电压 的总和低。
根据至少一些示例实施例，控制第一与非串和第一位线之间的电连 接可以包括在用于稳定施加到除了第一字线之外的未选定字线的读取 电压和用于读取操作的位线电压的延迟时间之后，向串选择线输出串选 10 择电压。
根据至少一些示例实施例，控制第一与非串和第一位线之间的电连 接可以包括基于控制时钟信号输出串选择电压；基于串选择电压和基 准电压产生比较信号；以及基于时钟信号和比较信号输出控制时钟信号。 根据至少一些示例实施例，将第一与非串与共源极线电连接可以包 15 括响应于字线使能信号向接地选择晶体管的栅极施加读取电压。选择 与读取存储单元相连的字线可以包括:基于字线使能信号和行地址信号， 向第一字线输出地电压；以及基于字线使能信号和行地址信号，向除了 第一字线之外的未选定字线输出读取电压。在至少该示例实施例中，控 制第一与非串和第一位线之间的电连接可以包括将字线使能信号延迟
20 延迟时间，所述延迟时间用于稳定施加到除了第一字线之外的未选定字 线的读取电压和用于读取操作的位线电压，以及响应于延迟字线使能信 号，向串选择晶体管的栅极施加串选择电压。
根据至少一些示例实施例，通过在已编程的关单元中的读取操作中 截止串选择晶体管，从而在存储单元的沟道中引入了升压电压，可以减
25 少读取干扰和数据读取错误。


图1是说明传统的闪速存储器件的方框图2是用于描述图1中的闪速存储器件的读取操作的传统与非串的 30 电路图；图3是用于描述图1的传统闪速存储器件的读取操作的电压波形
图4是说明根据示例实施例的闪速存储器件的方框图； 图5是说明根据示例实施例的行选择电路的方框图； 图6是说明根据示例实施例的串选择电压产生器的方框图7是用于描述图4中的闪速存储器件的示例读取操作的与非串的
图8是用于描述图4中的闪速存储器件的另一个示例读取操作的电 压波形图9和图10是用于描述图4中的闪速存储器件的示例读取操作期
间沟道状态的存储单元的剖面图；以及
图11是说明根据示例实施例读取闪速存储器器件中的数据的方法 的流程图。
具体实施例方式
现在将参考附图对本发明的示例实施例进行更详细的描述。然而可 以以很多不同的形式实现本发明，并且不应该将本发明解释为受限于这 里阐述的示例实施例。相反地，提供这些示例实施例使得该公开是全面 且完整的，并且将更加全面地向本领域的普通技术人员传达本发明的范
围。贯穿该申请，相同的数字代表相同的元件。
应该理解的是，尽管在这里可以使用术语第一、第二等来描述不同 的元件，这些并不应该由这些术语所限定。这些术语仅用于将一个元件 与另一个元件相区分。例如，在不背离本发明范围的情况下，可以将第 一元件称作第二元件，类似地可以将第二元件称作第一元件。如这里所使
用的，术语"和/或"包括一个或多个相关所列术语的任意和全部组合。 应该理解的是，当将元件称为与另一个元件"连接(connected)" 或"耦接(c()iipled)"时，可能是与其他元件直接连接或耦接，或可能出 现中间元件。相反，当将元件称为与另一个元件"直接连接"或"直接 耦接"时，这里没有中间元件出现。应该以类似的方式解释用于描述元
件之间的关系的其他词语(例如，"之间(between)"对"直接之间
(directly between)","相邻的(adjacent)"对"直接相邻的(directly 相邻的)"等)。
这里使用的术语仅用于描述特定实施例的目的，而不会限制本发 明。如这里所使用的，单数形式还包括复数形式，除非上下文清楚地指 5 出了其它情况。还应该理解的是，当这里使用术语"包括(comprise)" 禾口/或"包括(comprising)"、或"包括(include)"和/或"包括 (including)"时，明确指定了存在所声明的特征、整数、步骤、操作、 元素、和/或组件，但是不排除存在或另外还有一个或多个特征、整数、 步骤、操作、元素、组件、和/或其组合。
10 除非另外定义，这里使用的所有术语(包括技术和科学术语)具有
由本发明所属领域的技术人员通常所理解的相同意义。还应该理解的是， 例如那些在常用字典中定义的术语，应该被解释为具有与在相关领域中 的意义一致的含义，并且除非在此清楚地定义，否则不会被解释为理想 化或过于刻板的理解。
15 图4是说明根据示例实施例的闪速存储器件的方框图。
参考图4，闪速存储器件400可以包括存储单元阵列410、行选 择电路420、和/或电压产生电路430。闪速存储器件400还可以包括页 缓冲器块、列选择电路、和/或控制器。然而，页缓冲器块、列选择电路、 和控制器可以与图1中提及的上述那些相同或实质上相同，并且对于本
20 领域的普通技术人员是众所周知的。因此，为了简明起见已经省略了这 些元件及其论述。
存储单元阵列410可以包括多个与非串，所述与非串通过在串选择 晶体管和接地选择晶体管之间串联连接的多个存储单元形成。多个与非 串可以在列方向延伸。多个与非串的每一个均可以包括在串选择晶体管
25和接地选择晶体管之间串联连接的多个存储单元。每一个与非串中的存 储单元可以与多个字线WLl至WLm中的普通的一个相连。每一个串选择 晶体管的漏极可以与在列方向延伸的位线BL1至BLn中的相应一个相连。 每一个接地选择晶体管的源极可以与共源极线(CSL)相连。在读取操作 期间，例如，串选择晶体管可以基于串选择电压VSSL，控制与非串和相
30 应的位线之间的电连接。
在图1的传统闪速存储器件中，可以与是否对读取存储单元进行编
程无关地导通存储单元阵列100中所包括的串选择晶体管。在至少一个 示例实施例中，图4的存储单元阵列400中所包括的串选择晶体管可以 根据读取存储单元是已编程的关单元还是未编程的(例如，已擦除的) 5开单元，控制与非串和对应的位线之间的电连接。
例如，当读取存储单元是已编程的关单元时，可以截止串选择晶体 管，以将与非串与相应的位线电隔离或电绝缘。当读取存储单元是未编 程的开单元时，可以导通串选择晶体管，以将与非串与相应的位线电连 接。
10 行选择电路420可以通过串选择线SSL、接地选择线GSL、和/或多
个字线WLl至WLm与存储单元阵列410相连。在示例读取操作期间，行 选择电路420可以基于行地址信号ADDX和读取电压VREAD，选择与读取 存储单元相连的多个字线之一。电压产生电路430可以产生串选择电压 VSSL和读取电压VREAD。与图1的传统闪速存储器件100不同，根据示 15 例实施例，图4的闪速存储器件400可以包括串选择电压产生器440和 读取电压产生器450。
图5是说明根据示例实施例的行选择电路的方框图。 参考图5，行选择电路420可以包括串选择通过门(pass gate) 421、行解码器422、接地选择通过门423、和/或延迟单元424。在延迟 20时间TD之后，行选择电路420可以向串选择线SSL输出串选择电压VSSL 。 延迟时间TD可以与用于稳定位线电压和施加到未选定字线的读取电压 的时间间隔相对应。
接地选择通过门423可以响应于例如字线使能信号ENWL，向接地选 择线GSL输出读取电压VREAD。在这种情况下，与非串可以与共源极线 25 CSL电连接，因为接地选择晶体管的栅极与接地选择线GSL相连而将接 地选择晶体管导通。
行解码器422可以响应于字线使能信号ENWL和行地址信号ADDX， 向选定的字线输出地电压，以及向未选定的字线输出读取电压VREAD。 延迟单元424可以将字线使能信号ENWL延迟延迟时间TD，并且向 30串选择通过门421输出已延迟的字线使能信号。串选择通过门421可以
响应于已延迟的字线使能信号，向串选择线SSL输出串选择电压VSSL。 根据示例实施例，字线使能信号E丽L可以是在读取操作期间适用于确定 用于选择字线的输出时间的任意控制信号。
图6是说明根据示例实施例的串选择电压产生器的方框图。参考图 56，串选择电压产生器440可以包括电荷泵441、比较器442、和/或逻 辑单元443。根据至少一些示例实施例，逻辑单元443可以是与非门。
电荷泵441可以基于控制时钟信号CTLCLK，输出串选择电压VSSL。 比较器442可以基于串选择电压VSSL和基准电压VREF，产生比较信号 COM。
10 逻辑单元443可以基于时钟信号CLK和比较信号C0M，输出用于控
制电荷泵441的电压增加操作的控制时钟信号CTLCLK。
在至少一些示例实施例中，电荷泵441可以响应于时钟信号CTLCLK 增加输出功率，以产生更高或相对较高的电压。在图6中，例如，当串 选择电压VSSL低于基准值时，比较器442可以输出具有逻辑高电平的比
15 较信号COM,并且当串选择电压VSSL高于基准值时，比较器442可以输 出具有逻辑低电平的比较信号COM。在该示例中，逻辑单元443可以包 括与非门，并且当串选择电压VSSL低于基准值时，控制时钟信号CTLCLK 可以具有与时钟信号CLK相等的逻辑电平，当串选择电压VSSL高于基准 值时，控制时钟信号CTLCLK可以维持逻辑低电平。因此，电荷泵441
20可以响应于控制时钟信号CTLCLK，根据基准值来维持串选择电压VSSL。 如图6中所示，可以根据电阻器Rl和R2之间的电阻比将从电荷泵 441输出的串选择电压VSSL进行分压。可以将已分压的电压提供给比较 器442。在该示例中，基准电压VREF可以被设置为高达并且包括通过将 串选择电压的基准值与电阻比相乘而获得的值。可以将基准电压VREF
25 提供为模式寄存器设定(MRS)信号。可以通过施加到在电阻器R2和地 之间连接的晶体管444的栅极的控制信号ENCOM来控制比较器442的操 作。
将参考图7和图8更加详细地描述图4中的闪速存储器件的示例操作。
30 图7是根据示例实施例的与非串的电路图。将参考图7的与非串描200610163536.0
说明书第11/15页
述图4中提及的闪速存储器件的示例操作。
为清楚起见，在图7中仅说明了多个与非串的两个与非串，用来描 述读取操作。为了示例的目的，假设与选定的字线WL2相连的读取存储 单元CT21是已编程的关单元，并且假设与相同的字线WL2相连的读取存 5储单元CT22是未编程(例如，已擦除的)开单元。
可以将存储单元阵列分成多个块，并且每一个块可以包括多个与非 串。多个与非串可以在列方向延伸，并且可以在单独的块内沿行方向排 歹ij。可以将多个与非串分成奇与非串和偶与非串。奇与非串和偶与非串 可以交替地操作以抑制(例如，防止)相邻的与非串之间的干扰。在该 10示例中，图7中说明的两个与非串代表两个偶与非串(或两个奇与非串)。 为确定读取存储单元CT21和CT22是处于可编程状态还是已擦除状 态，可以将约0V施加到与读取存储单元CT21和CT22相连的选定字线， 可以将读取电压VREAD施加到未选定的字线WL1和WLm。另外，可以将 读取电压VREAD施加到与接地选择晶体管GST的栅极相连的接地选择线 15GSL，以将与非串与共源极线CSL电连接。
可以将读取电压VREAD施加到图2中的串选择晶体管的栅极，并且 可以将串选择电压VSSL施加到图7中的串选择晶体管的栅极。
如图7中所示，当读取存储单元CT21是已编程的关单元时，将读 取存储单元CT21的晶体管截止，以将漏极与源极电隔离或电绝缘。另外， 20 同样可以将串选择晶体管SST截止，以将漏极与源极电隔离或电绝缘。 因此，读取存储单元CT21和位线BL1之间的第二通道72可以转变成浮 置状态。在该示例中，第二通道可以是包括读取存储单元CT21和位线 BL1之间的存储单元的漏极、源极、以及沟道的导电通道。读取存储单 元CT21和共源极线CSL之间的第一通道71的电压可以与共源极线CSL 25 的电压(例如，约0V)相等或实质上相等，因为接地选择晶体管GST1 被导通。当施加读取电压VREAD时，可以将包括读取存储单元和位线之 间的存储单元的漏极、源极、以及沟道的浮置第二通道充电到升压电压 VBST。将参考图9更加详细地描述升压电压VBST。
就图2中示出的传统的与非串而论，在关单元的读取操作中，可以 30将串选择晶体管SST1导通，以将与非串与相应的位线电连接。然而，根
据示例实施例，在图7中示出的与非串中，可以将串选择晶体管SST1 截止，以将与非串与相应的字线电隔离或电绝缘。这可以在读取存储单 元和相应的字线之间的存储单元的沟道中引入升压电压。
当读取存储单元CT22是未编程的(例如，已擦除的)开单元时， 5 将读取存储单元CT22的单元晶体管导通，并且可以形成将读取存储单元 CT22的漏极与源极电连接的沟道。另外，可以将串选择晶体管SST和接 地选择晶体管GST均导通。在至少该示例实施例中，从共源极线CSL到 位线BL2的第三通道73可以具有与共源极线CSL的电压(例如，约0V) 相等或实质上相等的电压。 10 图8是用于描述根据示例实施例的闪速存储器件的示例读取操作的
电压波形图。
参考图8，例如，可以将约0V的地电压施加到共源极线CSL和选定 的字线。在时间tl，可以将约4V至约5V(包括在内)的读取电压VREAD 施加到未选定的字线。可以将读取电压VREAD通过接地选择线GSL施加 15到接地选择晶体管GST的栅极，以将与非串与共源极线CSL电连接。
可以将串选择电压VSSL通过串选择线SSL施加到接地选择晶体管 GST的栅极。串选择电压VSSL可以比位线电压VBL2和串选择晶体管SST1 的阈值电压的总和低，以在关单元的读取操作期间截止串选择晶体管。
如图8中所示，可以在延迟时间TD之后，将串选择电压VSSL通过 20 串选择线SSL施加到串选择晶体管SST的栅极。延迟时间TD可以与用于 稳定施加到未选定字线的读取电压VREAD和字线电压VBL2所需的时间相 对应。
与图1的传统闪速存储器件100 (其中与读取存储单元是否是已编 程的无关地将串选择晶体管导通)不同，根据示例实施例，在闪速存储 25 器件400中，当读取存储单元是关单元时可以将串选择晶体管截止，而 当读取存储单元是开单元时可以将串选择晶体管导通。因此，闪速存储 器件400可将与非串和相应的位线电隔离或电绝缘，以引入可以减小读 取干扰和/或错误的升压电压。
将参考图9和图10更加详细地描述根据示例实施例的读取操作期 30间的沟道升压电压VBST和沟道的状态。
根据示例实施例，图9和图10是存储单元的剖面图。将针对图9 和图10的存储单元来更详细地描述图4中的闪速存储器件的示例读取操 作中的沟道状态。
参考图9，为形成存储单元，可以在衬底的上部形成源极S和漏极 5 D。可以将控制栅极CG和浮置栅极FG叠置到源极S和漏极D之间的衬底 上面。可以将例如0N0 (氧化物/氮化物/氧化物)层的介质层沉积在控 制栅极CG和浮置栅极FG之间，以及将隧穿氧化物层沉积在浮置栅极FG 和衬底上表面之间。介质层和隧穿氧化物分别可以具有分离的电容CQN。 和Ct。尽管就0N0层描述了示例实施例，介质层可以由具有合适的介电 10 特性的任意合适的材料组成。
当将读取电压VREAD施加到控制栅极CG时，可以在源极S和漏极D 之间的衬底的上表面下面形成沟道。如果将向其施加衬底电压VB的沟道 和衬底之间的电容表示为Cl，以及沟道和控制栅极CG之间的等效电容 表示为C2，可以使用方程1计算耦合系数"! "。 15 r = C2 / (Cl+C2) [方程1]
浮置栅极的电荷分布可以根据是否对存储单元进行了编程而改变。 因此，已编程的关单元的耦合系数rl与已擦除的开单元的耦合系数r2 可以彼此不同。
当读取存储单元是关单元时，在将读取电压VREAD通过未选定的字 20线施加到存储单元的栅极时，串选择晶体管和读取存储单元之间的存储 单元的漏极、源极、以及沟道可以浮置，和/或可以被充电到方程2所表 示的升压电压VBST。
VBST = VREAD (M rl + N r2)/(M+N) [方程2]
在方程2中，M和N分别表示第二通道72中包括的已编程的开单元 25和未编程的关单元的数量，以及rl和r2分别是已编程的关单元和未编 程的开单元的耦合系数。
图9说明了关单元的读取操作期间，在关单元和串选择晶体管之间 的存储单元中的沟道的状态。如上所述，可以通过施加到控制栅极CG 的读取电压VREAD，将升压电压VBST引入到存储单元的沟道中。因此， 30可以减小浮置栅极FG和沟道之间的电压差，并且因此可以减少读取干扰。
图10说明了在开单元的读取操作期间，在与未选定的字线相连的 存储单元中的沟道的状态。在该示例中，可以将位线电压改变到共源极 线的电压(例如，约0V)，因为通过与非串将共源极线与位线电连接，
5并且可以通过读出位线电压中的改变，将读取存储单元识别为开单元。
图11是根据示例实施例说明操作闪速存储器器件的方法的流程图。 可以将图11中示出的示例实施例用于读取存储在闪速存储器件中的数据。
根据图11的方法，可以将与非串(可以包括在串选择晶体管和接
10 地选择晶体管之间串联连接的多个存储单元)与共源极线电连接(SIOO)。 为将与非串与共源极线电连接(S100)，可以基于字线使能信号向接地选 择晶体管的栅极施加读取电压。
可以基于行地址信号和读取电压，从多个字线中选择与读取存储单 元相连的字线(S200)。为选择与读取存储单元相连的字线(S200)，可 15以响应于字线使能信号和行地址信号，向选定的字线输出地电压，并且 向未选定的字线输出读取电压。
可以基于串选择电压，控制与非串与相应的位线之间的电连接 (S300)。控制与非串与位线之间的电连接(S300)可以包括延迟字线 使能信号；以及响应于已延迟的字线使能信号，向串选择晶体管的栅极 20施加串选择电压。可以将字线使能信号延迟延迟时间，用于稳定施加到 未选定字线的读取电压和用于读取操作的位线电压。
当读取存储单元是已编程的关单元时，可以将串选择晶体管截止， 并且因此，可以将与非串和位线电隔离或电绝缘。这可以同通过在读取 存储单元和串选择晶体管之间的存储单元的沟道中引入升压电压来抑制 25 (例如，防止)读取干扰。当读取存储单元是未编程的开单元时，可以 通过导通串选择晶体管将与非串和位线电连接。
为了根据是否对读取存储单元进行了编程来控制串选择晶体管的 开关操作，可以将串选择电压设定得比读取电压低。例如，可以将串选 择电压设定得比位线电压和串选择晶体管的阈值电压的总和低。 30 可以在用于稳定施加到未选定字线的读取电压和位线电压的延'迟
时间之后，向串选择线输出串选择电压。
如上所述，根据至少一些示例实施例，闪速存储器件和/或操作闪 速存储器件的方法可以通过在读取操作期间截止串选择晶体管，在存储 单元的沟道中引入升压电压，来减小读取干扰和/或读取错误。
根据至少一些示例实施例，闪速存储器件及其操作方法可以抑制 (例如，防止)存储单元由于重复的读取电压而退化，禾B/或可以通过将 串选择电压设定到更低或相对较低的电压来减小能耗。
尽管已经详细地描述了示例实施例，但应该理解的是，在不脱离本
发明的范围的情况下，可以做出改变、代替和变换。
权利要求
1.一种闪速存储器件，包括存储单元阵列，包括至少一个与非串，所述至少一个与非串的每一个均包括在串选择晶体管和接地选择晶体管之间串联连接的多个存储单元，所述串选择晶体管配置用于基于串选择电压，控制所述至少一个与非串的第一与非串与相应的第一位线之间的电连接；行选择电路，通过串选择线、接地选择线、以及多个字线与所述存储单元阵列相连，所述行选择电路配置用于基于行地址信号和读取电压，选择所述多个字线中的第一字线，所述第一字线与第一存储单元相连；以及电压产生电路，配置用于产生所述串选择电压和所述读取电压。
2. 如权利要求1所述的闪速存储器件，其中，当所述第一存储单 元被编程时，所述串选择晶体管配置用于将所述第一与非串与所述第一位线电绝缘。
3. 如权利要求1所述的闪速存储器件，其中，当所述第一存储单元未被编程时，所述串选择晶体管配置用于将所述第一与非串与所述第 一位线电连接。
4. 如权利要求1所述的闪速存储器件，其中，所述串选择电压比所述读取电压低。
5. 如权利要求1所述的闪速存储器件，其中，所述串选择电压比用于读取操作的位线电压和所述串选择晶体管的阈值电压的总和低。
6. 如权利要求1所述的闪速存储器件，其中，所述行选择电路配置用于在用于稳定向除所述第一字线外的未选定字线所施加的读取电压和用于读取操作的位线电压的延迟时间之后，向所述串选择线输出所述 串选择电压。
7. 如权利要求1所述的闪速存储器件，其中，所述行选择电路包括接地选择通过门，配置用于响应于字线使能信号，向所述接地选择线输出所述读取电压；行解码器，配置用于响应于所述字线使能信号和所述行地址信号， 向所述第一字线输出地电压，并且向除所述第一字线之外的未选定字线输出所述读取电压；延迟单元，配置用于将所述字线使能信号延迟延迟时间，以输出延 5迟字线使能信号；以及串选择通过门，配置用于响应于所述延迟字线使能信号，向所述串 选择线输出所述串选择电压。
8. 如权利要求1所述的闪速存储器件，其中，所述电压产生电路 包括10 串选择电压产生器，配置用于产生所述串选择电压；以及读取电压产生器，配置用于产生所述读取电压。
9. 如权利要求8所述的闪速存储器件，其中，所述串选择电压产 生器包括电荷泵，配置用于基于控制时钟信号产生所述串选择电压； 15 比较器，配置用于基于所述串选择电压和基准电压产生比较信号；以及逻辑单元，配置用于基于时钟信号和所述比较信号输出所述控制时 钟信号。
10. 如权利要求9所述的闪速存储器件，其中，设定所述基准电压， 20 使得所述串选择电压比用于读取操作的位线电压和所述串选择晶体管的阈值电压的总和低。
11. 一种读取闪速存储器件中的数据的方法，所述闪速存储器件包 括至少一个与非串，所述至少一个与非串的每一个均包括在串选择晶体 管和接地选择晶体管之间串联连接的多个存储单元，所述方法包括25 将所述至少一个与非串的第一与非串与共源极线电连接；基于行地址信号和读取电压，从多个字线中选择第一字线，所述第一字线与所述多个存储单元的第一存储单元相连；以及基于串选择电压，控制所述第一与非串和相应的第一位线之间的电连接。30
12.如权利要求11所述的方法，其中，控制所述第一与非串和所述第一位线之间的电连接包括-当所述第一存储单元被编程时，通过截止所述串选择晶体管来将所 述第一与非串与所述第一位线电绝缘。
13. 如权利要求11所述的方法，其中，控制所述第一与非串和所述第一位线之间的电连接包括当所述第一存储单元未被编程时，通过导通所述串选择晶体管来将 所述第一与非串与所述第一位线电连接。
14. 如权利要求11所述的方法，其中，所述串选择电压比所述读 取电压低。
15.如权利要求11所述的方法，其中，所述串选择电压比用于读取操作的位线电压和所述串选择晶体管的阈值电压的总和低。
16. 如权利要求11所述的方法，其中，控制所述第一与非串和所 述第一位线之间的电连接包括在用于稳定向除所述第一字线之外的未选定字线所施加的读取电 15压和用于读取操作的位线电压的延迟时间之后，向所述串选择线输出所 述串选择电压。
17. 如权利要求11所述的方法，其中，控制所述第一与非串和所 述第一位线之间的电连接包括基于控制时钟信号输出所述串选择电压； 基于所述串选择电压和基准电压产生比较信号；以及基于时钟信号和所述比较信号输出所述控制时钟信号。
18. 如权利要求17所述的方法，其中，设定所述基准电压，使得所述串选择电压比用于读取操作的位线电压和所述串选择晶体管的阈值电压的总和低。
19.如权利要求11所述的方法，其中，将所述第一与非串与所述共源极线电连接包括-响应于字线使能信号向所述接地选择晶体管的栅极施加所述读取电压。
20.如权利要求ll所述的方法，其中，选择所述第一字线包括 基于字线使能信号和所述行地址信号，向所述第一字线输出地电压；以及基于所述字线使能信号和所述行地址信号，向除所述第一字线之外 的未选定字线输出所述读取电压。
21.如权利要求11所述的方法，其中，控制所述第一与非串和所 述第一位线之间的电连接包括将字线使能信号延迟延迟时间，所述延迟时间用于稳定用于读取操 作的位线电压以及施加到除所述第一字线之外的未选定字线的所述读取电压；以及响应于延迟字线使能信号，向所述串选择晶体管的栅极施加所述串 选择电压。
全文摘要
一种存储单元阵列包括由在串选择晶体管和接地选择晶体管之间串联连接的多个存储单元组成的与非串。在读取操作中，串选择晶体管基于串选择电压，控制与非串与位线之间的电连接。行选择电路通过串选择线、接地选择线、以及多个字线与存储单元阵列相连。在读取操作中，行选择电路基于行地址信号和读取电压，在多个字线中选择与读取存储单元相连的字线。电压产生电路产生串选择电压和读取电压。
文档编号G11C16/02GK101165807SQ20061016353
公开日2008年4月23日 申请日期2006年11月29日 优先权日2006年10月20日
发明者李真烨 申请人:三星电子株式会社