非易失性半导体存储装置的制作方法

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非易失性半导体存储装置的制作方法

本发明涉及一种非易失性半导体存储装置,尤其涉及包含利用可变电阻元件的存储器阵列(memory array)的半导体存储装置的写入控制。



背景技术:

作为取代快闪存储器的非易失性存储器,利用可变电阻元件的电阻变化型存储器正受到瞩目。电阻变化型存储器存在下述优点:由于能够用电压来重写数据(电流为微量),因而功耗小。

图1是表示以往的电阻变化型存储器的存储器阵列的典型结构的电路图。一个存储胞元单元(memory cell unit)包含可变电阻元件和与其串联连接的存取用晶体管。

在对胞元单元M11进行写入时,通过字线WL1使晶体管导通,对位线BL1、源极线SL1施加设置或重置电压。由此,可变电阻元件受到设置或重置。在进行读出情况下,通过字线WL1而使晶体管导通,对位线BL1、源极线SL1施加用于读出电压。

电阻变化型存储器具备低功耗、高密度化、高速动作等优点。而目前用户(user)对于电阻变化型存储器要求与快闪存储器具有兼容性的规格。

在快闪存储器与电阻变化型存储器中,输入数据“1”的处理不同,故存在下述问题,即:外部主机或用户无法以相同规格来处理快闪存储器与电阻变化型存储器。



技术实现要素:

本发明解决了此种以往的问题,其目的在于提供一种具备与其他种类的半导体存储装置具有兼容性的动作模式(mode)的非易失性半导体存储装置。

[解决问题的手段]

本发明的非易失性半导体存储装置包括:存储器阵列,包含多个存储元件;选择部件,基于地址数据来选择所述存储器阵列的存储元件;动作模式选择部件,能够选择第1动作模式与第2动作模式中的任一个,所述第1动作模式是根据写入数据而使存储元件的数据能够覆写的模式,所述第2动作模式是当写入数据为第1值时使存储元件的数据能够覆写,而为第2值时禁止重写的模式;以及写入控制部件,根据由所述动作模式选择部件所选择的第1动作模式或第2动作模式,对由所述选择部件所选择的存储元件进行写入数据的写入。

[发明的效果]

根据本发明,能够根据多个动作模式来对存储元件进行写入数据的写入,从而能够对其他种类的半导体存储装置的规格或写入获得兼容性。

附图说明

图1是表示以往的电阻变化型存储器的阵列结构的图。

图2是表示本发明实施例易失性半导体存储装置结构框图。

图3是表示本发明实施例非易失性半导体存储装置结构图。

图4是表示本发明的实施例的存储器阵列的结构的图。

图5(A)表示本实施例的页面缓冲器(page buffer)、列选择电路及锁存器的关系,图5(B)是表示列选择电路的结构的图。

图5(C)是表示本实施例的数据设置部的一例的图。

图6(A)表示RAM模式下的数据的写入例,图6(B)表示通常的快闪存储器的编程例。

图7是表示本发明实施例的快闪模式时的写入动作流程图。

图8是表示本发明实施例的快闪模式时的写入例的图。

图9是表示本发明第2实施例的列选择电路170的结构的图。

图10是表示本发明第2实施例的快闪模式时的字节非对齐的数据格式的写入例的图。

图11是表示本发明的第2实施例的快闪模式时的字节非对齐的数据格式的写入例的图。

图12是表示本发明的第2实施例的RAM模式时的非对齐格式的字节数据的写入例的图。

图13是表示本发明的第2实施例的RAM模式时的字节的随机写入的示例的图。

图14是对本发明的第2实施例的RAM模式时的包含非对齐格式及对齐格式的字的写入例进行说明的图。

图15是表示本发明第2实施例RAM模式时的环绕写入例图。

图16是表示本发明第2实施例RAM模式时的环绕写入例图。

图17是本发明第2实施例RAM模式时的进行环绕写入例图。

[符号的说明]

10:非易失性半导体存储装置

20:存储器阵列

30:模式选择部

40:模式执行部

50:输入/输出部

100:非易失性半导体存储器

110:存储器阵列

120:输入/输出缓冲器

130:地址寄存器

140:控制器

150:状态寄存器

160:字线选择电路

170:列选择电路

180:读出电路

190:页面缓冲器

200:读出放大器

210、210_k:锁存器

212:位线选择电路

220:列解码器

230:数据设置部

232:与门

240:字节寻址部

AD、BE、DE、FF:数据

Ax:行地址信息

Ay:列地址信息

B_1~B_4:字节

BL1~BLn:位线

CLK:内部时钟信号

H、L:电平

I/O:外部输入/输出端子

M11~Mmn:存储元件

Nk:节点

Q1~Qn:晶体管

R:可变电阻元件

S100、S110、S120、S130、S140:步骤

SET:设置信号

SL~SLn:源极线

T:选择用晶体管

T1、T2、T3、T4:晶体管

Vg:栅极

WB:回写信号

WL~WLn:字线

具体实施方式

接下来,参照附图来详细说明本发明的实施方式。但应留意的是,附图中为了便于理解而强调显示了各部分,与实际元件(device)的比例(scale)不同。

[实施例]

图2是表示本发明实施例的非易失性半导体存储装置结构框图。如该图2所示,非易失性半导体存储装置10包括:存储器阵列20,呈矩阵状地配置有非易失性存储元件;模式选择部30,选择非易失性半导体存储装置10的动作模式;模式执行部40,能够以由模式选择部30从多个动作模式中选择的动作模式进行动作;以及输入/输出部50,能够与外部之间进行数据或地址等的输入/输出。

模式选择部30例如经由输入/输出部50来从外部接受模式选择信号,并根据模式选择信号而从多个动作模式中选择一个动作模式。当主机装置上连接有多个非易失性半导体存储装置10时,能够对多个半导体存储装置10输出多个模式选择信号。此时,既可多个非易失性半导体存储装置10各自种类不同,也可输出使非易失性半导体存储装置10能够分别以具有兼容性的模式进行动作的模式选择信号。

模式执行部40为能够执行多个动作模式的结构,依照由模式选择部30所选择的动作模式来进行写入或读出动作。模式执行部40支持多个动作模式,能够任意选择该动作模式,由此,能够使非易失性半导体存储装置10对应于多种半导体存储装置的动作模式。

接下来,对本实施例的优选形态的非易失性半导体存储器进行说明。图3是表示本实施例的非易失性半导体存储器的结构的图。非易失性半导体存储器100包括:存储器阵列110,配置有呈矩阵状地排列的多个可变电阻元件;输入/输出缓冲器120,连接于外部输入/输出端子I/O,接受输入/输出数据;地址寄存器(address register)130,接受来自输入/输出缓冲器120的地址数据;控制器140,基于来自输入/输出缓冲器120的命令数据等来控制各部;状态寄存器(status register)150,根据命令或外部控制信号来选择动作模式,并保持动作模式的选择信息;字线选择电路160,对来自地址寄存器130的行地址信息Ax进行解码,并基于解码结果来进行字线的选择及驱动;列选择电路170,对来自地址寄存器130的列地址信息Ay进行解码,并基于解码结果来进行位线的选择及驱动;读出电路180,对从被选择的可变电阻元件读出的信号进行检测,或者保持对被选择的可变电阻元件的写入数据;以及页面缓冲器190,保持输入/输出数据。而且,此处虽未图示,但非易失性半导体存储器100包含电压产生电路,该电压产生电路产生可变电阻元件的设置、重置、读出动作所需的偏电压,并将其供给至字线选择电路160及读出电路180等。

存储器阵列110例如如图1所示,包含沿阵列方向配置的多个存储元件M11、M12、…Mmn,一个存储元件包含一个可变电阻元件与一个选择用晶体管。在位线BL与源极线SL之间,串联连接有可变电阻元件与选择用晶体管,选择用晶体管的栅极连接于字线。

可变电阻元件受到设置的状态对应于数据“0”或“1”中的任一个,可变电阻元件受到重置的状态对应于数据“1”或“0”中的任一个。控制器140基于来自外部的命令来控制写入(设置、重置)或读出动作等。字线选择电路160基于从外部接受的行地址信息Ax来选择字线,列选择电路170基于从外部接受的列地址信息Ay来选择位线。通过控制器140的控制,对于被选择的字线、位线及源极线施加与写入(设置、重置)及读出相应的偏电压。

本实施例的非易失性半导体存储器100包含多个动作模式,能够以所选择的动作模式来进行动作。状态寄存器150存储动作模式的选择信息,控制器140依照存储于状态寄存器150中的选择信息来控制读出或写入。在一个优选例中,非易失性半导体存储器100能够以与或非(NOR)型快闪存储器具有兼容性的动作模式(以下称作快闪模式)、和与能够随机存取且通过写入数据来进行存储元件的覆写的存储器具有兼容性的动作模式(以下称作RAM模式)中的任一个动作模式来进行动作,状态寄存器150保存对快闪模式或RAM模式进行识别的标志(flag)信息。快闪模式或RAM模式能够通过来自输入/输出缓冲器120的命令、或者对非易失性半导体存储器100的外部端子供给的控制信号来进行选择。

图4表示存储元件与读出电路180的结构例。一个存储元件具有串联连接于源极线SL与位线BL之间的可变电阻元件R和选择用晶体管T。在选择用晶体管T的栅极Vg,共同连接有字线WL。图4所示的示例中,n位的存储元件沿行方向排列,n位的存储元件的位线BL1~BLn连接于读出电路180。读出电路180包含基于列地址信息Ay来选择一条或多条位线的位线选择电路212,进而,读出电路180包含经由位线选择电路212而连接于各位线的读出放大器(S/A)200和锁存器210。在读出动作中,由字线选择电路160基于行地址信息Ax来选择行,位线选择电路212基于列地址信息Ay来选择位线,由读出放大器200对由此被选择的存储元件的位线上表现的电压或电流进行检测,并将其保持于锁存器210中。而且,在写入动作中,从输入/输出缓冲器120经由页面缓冲器190而将写入数据保持于锁存器210中,并将所保持的写入数据写入根据行地址信息Ax及列地址信息Ay而选择的存储元件。

图5(A)是表示页面缓冲器190、列选择电路170及锁存器210的关系的图,图5(B)是表示列选择电路的内部结构的图。页面缓冲器190例如能够与内部时钟信号CLK同步地,在与输入/输出缓冲器120之间进行双向的数据传输。列选择电路170根据所输入的列地址,将保持于页面缓冲器190中的数据设置于锁存器210,或者将保持于锁存器210中的数据设置于页面缓冲器190。锁存器210能够在与读出放大器200之间进行双向的数据传输。

列选择电路170包含:列解码器220,对列地址进行解码;以及数据设置部230,将由页面缓冲器190所保持的数据设置于锁存器210,或者将由锁存器210所保持的数据设置于页面缓冲器190。

本实施例的非易失性半导体存储器100能够以位为单位来进行数据的读出、写入。在以位为单位进行写入的情况下,列解码器220基于列地址的解码结果来使晶体管Q1~Qn中的任一个导通,页面缓冲器190的一个位的数据由数据设置部230设置或加载于锁存器210中。另一方面,在以位为单位进行读出的情况下,列解码器220基于列地址的解码结果来使晶体管Q1~Qn中的任一个导通,锁存器210的一个位的读出数据由数据设置部230设置或加载于页面缓冲器190中。

在更优选的示例中,本实施例的非易失性半导体存储器100能够以多个位为单位、以字节为单位或者以字为单位来进行数据的读出、写入。在优选的示例中,页面缓冲器190能够保持与存储元件的行方向的位数相等的n位的数据(即,1页面数据)。以下的说明中,作为示例,对进行p位的数据(p<n)的读出、写入的示例进行说明。

在写入动作时,来自输入/输出缓冲器120的1页面份写入数据与内部时钟信号CLK同步地被串行(serial)输入至页面缓冲器190。列解码器220基于所输入的列地址来使晶体管Q1~Qn中p个晶体管导通,从页面缓冲器190中选择的p位的写入数据由数据设置部230设置于锁存器210中。对锁存器210设置的p位的写入数据经由读出放大器200及位线选择电路212而同时写入至p位的选择存储元件(选择存储元件受到设置或重置)。

读出动作时,从选择存储元件经由位线选择电路212而读出的p位的读出数据由读出放大器200读出,并保持于锁存器210中。在一个示例中,列解码器220基于所输入的列地址的解码结果来使晶体管Q1~Qn中的p个导通,p位的读出数据由数据设置部230设置于页面缓冲器190中。由页面缓冲器190所保持的读出数据与内部时钟信号CLK同步地串行输出至输入/输出缓冲器120。所述示例中,读出数据是经由页面缓冲器190而读出,但并不限于此,也可按照列解码器220的解码结果,将由锁存器210所保持的读出数据不经由页面缓冲器190而是直接传输至输入/输出缓冲器120。此时,由于不经由页面缓冲器190,因此能够实现更高速的读出。

另外,页面缓冲器190未必限定于页面大小,也可保持与页面大小不同大小的数据。而且,页面缓冲器190例如可包含能够进行高速动作的静态随机存取存储器(SRAM)或数据寄存器。若一次进行写入或读出的存储元件的数量增加,则功耗将会与此成正比地增加,因此优选的是,p位的大小也可由所允许的功耗的峰值来限制。

图5(C)表示数据设置部230的结构例。数据设置部230在连接于晶体管Q1~Qn中的任一个的节点(node)Nk、与保存一个位的数据的锁存器210_k之间,包含N沟道金属氧化物半导体(NMOS)型的晶体管T1、T2、T3、T4、与门(AND gate)232。在晶体管T1、T2、T3的各栅极,连接于具有与写入动作或读出动作以及快闪模式或RAM模式相应的逻辑电平的设置信号SET。例如,在一个示例中,当在写入动作时选择了RAM模式时,设置信号SET被驱动为H电平,晶体管T1导通,晶体管T2、T3断开。因此,节点Nk、即页面缓冲器190的一个位数据能够经由晶体管T1而设置于锁存器210_k中。另一方面,当在写入动作时选择了快闪模式时,设置信号SET被驱动为L电平,晶体管T1断开,晶体管T2、T3导通。因此,节点Nk的一个位数据不被设置于锁存器210_k中,而是经由晶体管T2供给至与门的其中一个输入端。进而,晶体管T3导通,由此,由锁存器210_k所保持的读出数据被供给至与门的另一个输入端。而且,在晶体管T4的栅极,连接有回写信号WB,当回写信号WB为H电平时,与门232的输出可设置于锁存器210_k中。

而且,在一个示例中,读出动作时,设置信号SET为H电平,由锁存器210_k所保持的读出数据能够经由晶体管Q10而设置于节点Nk、即页面缓冲器190中。

图6(A)表示在RAM模式的写入动作时,进行四位(P=4)的写入时的示例。是在四位的选择存储元件中存储数据“0011”,且四位的写入数据“0101”被设置于锁存器210中,写入四位的写入数据时的示例。在RAM模式下,写入数据“0101”被直接覆写于存储元件中,因此写入后的存储元件的数据与写入数据相同。

图6(B)表示一般的快闪存储器中的编程例。快闪存储器中,数据“1”表示存储元件为擦除状态,数据“0”表示存储元件受到编程的状态,在写入动作时,若写入数据(编程数据)为“1”,则禁止对与此相应的存储元件的编程。因而,若写入数据为“0”,则存储元件的数据要根据写入数据来重写,但若写入数据为“1”,则存储元件的数据将不会被重写。在图6(B)的情况,存储于存储元件中的数据为“0”,当写入数据为“1”时,写入后的存储元件的数据仍为“0”,与写入数据“1”不同。

在非易失性半导体存储器100中,为了实现与快闪存储器具有兼容性的写入,例如若以图6(A)的示例来说,写入后的存储元件的数据必须为“0001”。一个解决方法中,只要求出选择存储元件中存储的数据与写入数据的逻辑与,根据逻辑与的数据来重写选择存储元件的数据即可。因此,本实施例列选择电路170在写入动作中选择了快闪模式时,算出写入数据与从选择存储元件读出的读出数据的逻辑与,根据该逻辑与数据来进行写入。

图7表示快闪模式时的写入动作流程,图8表示此时的写入数据的转换例。首先,从外部主机装置对非易失性半导体存储器100输出例如写入动作的命令、地址数据、写入数据,在页面缓冲器190中保持写入数据(S100)。接下来,在控制器140的控制下,读出根据行地址及列地址所选择的p位的存储元件的数据(S110),并将其保持于锁存器210中。

接下来,数据设置部230求出写入数据与读出数据的逻辑与(S120)。此处,若参照图5(C),则由于设置信号SET为L电平,因此晶体管T2导通,节点Nk的写入数据被供给至与门232的其中一个输入端,且晶体管T3导通,锁存器210_k的数据被供给至与门232的另一个输入端。

接下来,将求出的逻辑与数据设置于锁存器210中(S130)。如图5(C)所示,回写信号WB被驱动为H电平,与门232的输出被设置于锁存器210_k中。

接下来,由锁存器210_k所保持的四位的数据被传输至读出放大器200,读出放大器200依照写入数据来进行选择存储元件的设置、重置、写入数据的覆写(S140)。其结果,如图8所示,写入后的存储元件的数据为“0001”,能够获得与快闪存储器时同样的写入结果。

接下来,对本发明的第2实施例进行说明。第2实施例的非易失性半导体存储器100能够以与主机装置侧的处理器(processor)所处理的数据大小相应的大小来进行读/写(read/write)。例如,当主机装置以32位的字为单位来进行数据处理时,非易失性半导体存储器100能够以字为单位来进行读/写。图9是对以32位的字为单位来进行读/写时的动作进行说明的图。该图9所示的页面缓冲器190表示保持3个字的数据的示例。

列选择电路170包含字节寻址部240,该字节寻址部240基于列地址来对页面缓冲器190的字节进行寻址。字节寻址部240基于列地址的解码结果来对两位的地址进行增量,从而能够以字节为单位来进行寻址。例如,在地址“00”处存取字节B_1,接下来,在地址“01”处存取字节B_2,以地址“00”、“01”、“10”、“11”为一个周期(cycle)来存取四字节(一字)。数据设置部230将由字节寻址部240所存取的字节数据设置于锁存器210中,或者将由锁存器210所保持的、从选择存储元件读出的字节数据设置于页面缓冲器190中。图9的示例中,表示了字_1的四字节被设置于锁存器210中的示例。字节寻址部240在对字_1的存取结束时,能够依序进行对字_2、字_3的存取。这样,能够实现以字为单位的读/写动作。

进而,本实施例的非易失性半导体存储器100不仅能以字为单位,也能够进行字的一部分包含数据的四字节数据未对齐的数据格式的读/写。以下,为了方便,将此种四字节的数据未对齐的格式的数据称作非对齐字数据。图10是在快闪模式时写入非对齐字数据时的示例,字_1包含第4字节的数据B_4,仅进行该数据B_4的写入。字节寻址部240基于从主机装置输入的列地址来检测字_1内的开始列地址“11”、即字节B_4。

在快闪模式下进行写入时,数据设置部230将锁存器210的所有字节初始化为“1”(FF)。当由字节寻址部240检测出字_1的字节B_4为有效时,数据设置部230基于该检测结果来读出字节B_4的数据,并将其设置于锁存器210的对应的第4字节。其结果,在锁存器210中,在字节B_1~B_3中设置有数据FF,在字节B_4中设置有写入数据。在快闪模式下,数据“1”为禁止编程,即仍维持存储元件的数据,设置于锁存器210的数据是与第1实施例时同样,求出与从存储器阵列的选择存储元件中读出的一字数据的逻辑与,将经逻辑与转换的一字数据写入至选择存储元件。

图11表示写入字_1的第4字节的数据“55”(16进制)时的示例。首先,锁存器210被初始化为数据“1”。数据设置部230将从页面缓冲器190的第4字节加载的数据“55”设置于锁存器210中。并且,求出对锁存器210设置的数据与从选择存储元件读出一字数据的逻辑与,将该逻辑与数据写入至选择存储元件。其结果,与字节1~3对应的选择存储元件的数据仍保留原始数据,仅与字节4对应的选择存储元件的数据被重写。

另一方面,在RAM模式的情况下,若与快闪模式同样将锁存器210初始化为数据“1”(FF)时,则存储元件的数据会根据经初始化的数据而被重写。即,若以图11的示例来说,根据字节B_1~B_3的初始化数据,对应的选择存储元件的数据将全部被重写为“1”,从而导致存储元件中存储的数据丢失。

因此,在本实施例的RAM模式的情况下,如图12所示,进行锁存器210的初始化,读出选择存储元件的数据,并将其保持于锁存器210中,数据设置部230将字_1的第4字节的数据“55”加载至锁存器210的对应的第4字节中。将如此般设置的写入数据写入至选择存储元件。由此,存储元件不会破坏而能够继续保持所存储的数据,仅第4字节的存储元件的数据被重写。假设在字_1与字_3之间包含四字节的数据已对齐的格式的字_2,则数据设置部230将从存储元件读出的数据与由页面缓冲器190所保持的数据选择性地设置于锁存器210中。该动作的详细情况将后述。

图13表示RAM模式下的另一写入例、即字节的随机写入例。字节寻址部240基于所输入的列地址而检测出字_1内的第2字节的地址为有效,基于该结果,数据设置部230将第2字节的数据加载至锁存器210的第2字节。其他动作与图12时同样。

接下来,将连续写入图12所示的非对齐字数据与对齐字数据的情况的动作例示于图14。此处,设为从字_1起依序写入字_2、字_3。

字节寻址部240根据所输入的开始列地址与写入数据的大小,对字_1~字_3内的有效地址、即、写入数据的地址进行检测。在一个优选示例中,字节寻址部240将开始列地址和结束列地址(根据开始列地址加上写入数据的大小算出)保存于寄存器,检测对字_1~字_3各字节进行存取时的地址计数器(address counter)的值是否与开始列地址和结束列地址一致。

在字_1的写入动作中,数据设置部230将锁存器210全部初始化为“FF”。由于在字_1的地址“00”~“10”为止的三字节中不存在写入数据,因此字节寻址部240的开始列标志与结束列标志均为L电平,有效地址标志也为L电平。数据设置部230在有效地址标志为L电平时,将从选择存储胞元(根据所输入的行地址及列地址所选择)读出的三字节的数据设置于锁存器210中。选择存储胞元的读出动作是与通常的读出动作同样地,在控制器140的控制下进行。图14的示例表示从选择存储胞元读出的“DE”、“AD”、“BE”这三字节数据被设置于锁存器210中的状态。

在字节寻址部240对字_1的地址“11”进行存取时,地址计数器的值与寄存器的开始列一致,因此开始列标志由L转变为H,与此响应地,有效地址标志转变为H。数据设置部230响应有效地址标志转变为H的情况,从页面缓冲器190加载第4字节数据,并将其设置于锁存器210中。当字_1的四字节的存取结束时,将对锁存器210设置的数据写入至选择存储胞元。

接下来,进行字_2的写入。此处应留意的地方是字节寻址部240的有效地址标志保持H电平。因此,数据设置部230响应字节寻址部240对字_2的各字节进行存取的情况,读出页面缓冲器190的字_2的各字节数据,并将其依次设置于锁存器210中。其结果,在字_2的写入中,页面缓冲器190的四字节数据被写入至选择存储胞元。

接下来,进行字_3的写入。字_3的一字节~三字节的各字节数据被分别设置于锁存器210。当对字_3的第3字节进行存取时,由于地址计数器的值与寄存器的结束列一致,因此字节寻址部240的结束列标志在接下来的第4字节由L转变为H,响应于此,有效地址由H转变为L。数据设置部240响应有效地址变为L电平的情况,控制器140进行第4字节的选择存储元件读出,并将其设置于锁存器210的第4字节。

如此,在RAM模式中,通过检测开始列与结束列来设定有效地址范围,若为有效地址的范围(有效地址标志为H),则从页面缓冲器190加载数据,若为除此以外的范围,则从存储元件加载数据,从而对锁存器210设置写入数据,因此能够进行非对齐字及对齐字的连续写入。

接下来,对本实施例的非易失性半导体存储器100在RAM模式进行环绕序列的写入的示例进行说明。环绕序列的写入是指从页面缓冲器的所指定的开始列地址返回至所指定的结束列地址为止的连续写入。图15至图17表示进行环绕序列的写入的示例。此处,设为所指定的字的第4字节为开始列地址,该字的第2字节为结束列地址。

在环绕前,即,直至第3字节为止,有效地址标志为L,因此在锁存器210中保存从选择存储元件读出的三字节数据。此处,由于第1字节存取结束时的地址计数器的值(即,第2字节的地址计数器的值)与结束列一致,因此结束列标志转变为H电平,但由于开始列地址未转变为H电平,因此忽略结束列地址的转变。在第4字节时,地址计数器的值与开始列一致,开始列标志由L转变为H,响应于此,有效地址标志变为H,页面缓冲器的第4字节的数据被加载至锁存器210。并且,对锁存器210设置的数据被写入至选择存储元件。

以后,在有效地址标志保持H的状态下,进行以字为单位的写入。在此期间,有效地址标志为H,因此由页面缓冲器190所保持的字数据将被设置于锁存器210中。并且,如图16所示,当返回所指定字时,先头的两字节的数据被设置于锁存器210中,而第2字节存取结束时的地址计数器的值与结束列一致,结束列标志转变为H电平,响应于此,有效地址标志转变为L。由此,在第3字节存取中,从选择存储元件读出数据,并将其设置于锁存器210中。在第4字节存取时,开始列标志转变为H,但由于已检测到结束列,因此忽略开始列标志的转变。

如上所述,本实施例的非易失性半导体存储器通过执行与RAM模式和快闪模式这两者对应的动作模式,从而能够提供灵活性(flexibility)高的用户接口(user interface)。

所述实施例中,作为构成存储器阵列的存储元件,例示了可变电阻型的存储元件,但存储元件只要能够进行随机存取且可由写入数据“0”、“1”覆写,则也可包含可变电阻型以外的存储元件。

对本发明的优选实施方式进行了详述,但本发明并不限定于特定实施方式,在权利要求所记载的本发明的主旨的范围内,能够进行各种变形、变更。

再多了解一些
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