专利名称：高密度并联式只读存储器的制作方法
技术领域：
本发明有关于一种感测路径定电阻型高密度并联式只读存储器，尤指一种不会因选用读取的只读存储器单元晶体不同而使其感测路径上埋层N+(BuriedN+)的电阻值有所变化，且利用离子植入方式以形成隔离用的埋层P+(BurideP+)，并避免因离子扩散而造成选择线驱动的转换门或选择门的宽度变小或切断，以达到制造控制简单、高密度及高速度的只读存储器。
从日常用品至高科技产品，只读存储器已被广泛地使用于各方面，因此如何使只读存储器达到最佳化原则，即其制程简单、密度最大，合格率提高等，便成为许多厂家相继投入改良只读存储器研发设计的主要目标。
习知只读存储器的说明及其缺点如下(1)传统的光罩式只读存储器(MASK ROM)均是由离子植入方式以决定储存的数据码(Date Code)，其单元阵列(Cell Array)的方式可分成并联式、串联式及串联并联合并式。其中并联式阵列结构的优点在于该数据码离子植入的步骤位于制造流程之后段，所以自使用者定义其数据码至厂商交货期间较短。另串联式及串联并联合并式的阵列结构，其数据码离子植入的步骤位于制造流程之前段，故于使用者定义其数据码至厂方交货期的时间较并联式约达两倍之久。
(2)传统的光罩式只读存储器(MASK ROM)如上所述，均需以场区氧化层(Field Oxide)作为单元主动层(Active Region)间的隔离。但是，因主动层间距(Active Pitch)受限于场区氧化层产生的鸟嘴(Bird’s Beak)问题，使得主动层间距无法以最小的尺寸来设计。例如一般在0.8微米的集成电路布局规则中最小间距可达1.6微米(0.8微米宽度+0.8微米距离)，但主动层间距则需要2.2微米(0.8微米宽度+1.4微米距离)，两者相差了1.375倍。因此，如何使只读存储器达到密度最大、制造简单、合格率高，便成为各厂商所研发设计的目标。
(3)习知的只读存储器，请参阅图1及图2，其为习知高密度并联式只读存储器的电路布局图及等效电路图。其中只读存储器单元矩阵(ROM CellMatrix)是由WL’1、WL’2…WL’NN条多晶硅(Polysilicon)与SB’1、SB’2…SB’M+1M+1条埋层N+(Buried N+)垂直交叉构成N×M的矩阵基体，并配合BOm、BEm上下的选择线(Select line)以达到只读存储器单元网可依使用者的需求加以扩充形成多个存储区块；另该埋层N+SB’4与SB’3、14间的绝缘，是藉由离子植入区16来完成，但该离子植入区16常因离子植入后的扩散问题，造成转换门(Transfer gate)的宽度减小，甚至完全被离子扩散而切断，因此，于制程中的控制则必须相当地严格，以避免合格率降低，且该转换门的宽度缩小同时也导致电流变小，影响到存取速率，此外，金属线MB1的45度拉线处理方式，亦增大了金属在X轴方向的占用空间，将降低了只读存储器的密度。
(4)另请参阅图3，其为习知高密度并联式只读存储器的读取路径示意图，若欲读取存储单元(memory cell)晶体管O1的数据，则需将图1、2的WL1接高电位、BOm接高电位，将BEm接低电位、金属线MB1接地，并将金属线MB2接至感测放大器(Sense Amplifier)18。此时，由图示的电流流动方向可知，读取单元晶体管O1路径上的电阻值为2R，读取单元晶体管O2路径上的电阻值为4R，诸如此类以此类推，若当读取单元晶体管On时，其读取路径上的电阻值变为2NR，则比前两单元晶体管O1、O2读取路径的电阻值2R、4R增大了许多。所以，该习知高密度并联式只读存储器在读取存储器单元晶体管的数据时，其埋层N+的电阻值会随着选用的存储器单元电晶体管的不同而改变，于此状况下，则将造成感测放大器18设计上的困难，甚而因制程上的漂移造成误动作而影响产品的合格质量。
本发明的主要目的，在于该只读存储器的感测路径上设置有定电阻埋层N+，使读取只读存储器单元的数据，不会因选用读取该只存储器单元晶体管的不同，而使感测路径上埋层N+(Buried N+)的电阻值有所变化，造成感测放大器设计上的困难。
本发明的另一目的，在于选择线驱动的无用选择门或转换门作绝缘隔离时，是以离子植入方式用以形成隔离用的埋层P+加以隔离，并使该离子扩散不会造成有用选择门或转换门的宽度变小或切断，而导致电流变小影响到存取速率。
本发明的再一目的，在于其金属线均采用直线处理方式以避免浪费金属线的占用空间，以提高只读存储器的密度。
综上所述，本发明的最终目的在于提供一种感测路径定电阻的高密度只读存储器，其不但解决习知制作只读存储器的缺点，且可达成制程控制简单、密度高、速度快，而具有极高的制造合格率。
本发明的高密度并联式只读存储器，其包括有(1)字元线，其为至少一个呈横向相互平行的多晶硅构成；(2)位元线，其为至少一个呈纵向相互平行的埋层N+构成，并与字元线垂直交叉而成只读存储器单元矩阵；(3)金属导线，设置于每相隔一条埋层N+的上层平面并连结金属接触区；(4)选择线，由多晶硅所构成，并设置于只读存储器单元矩阵基体的上、下方，可作为该只读存储器区块的选择；(5)埋层延伸区，设于该金属接触区的下方，并延伸至该选择线上；(6)离子植入区，将该选择线上不必要的选择门或转换门以埋层P+的离子植入方式达到绝缘状。
配合附图及实施例详细说明如下
图1；习知高密度并联式只读存储器的电路布局图。
图2习知高密度并联式只读存储器的等效电路图。
图3习知高密度并联式只读存储器的读取路径示意图。
图4为本发明感测路径定电阻型高密度并联式只读存储器的埋层N+的布局图。
图5为本发明感测路径定电阻型高密度并联式只读存储器的电路布局图。
图6为本发明感测路径定电阻型高密度并联式只读存储器的等效电路图。
图7为本发明感测路径定电阻型高密度并联式只读存储器的读取路径示意图。
图8为本发明感测路径定电阻型高密度并联式只读存储器的另一读取路径示意图。
图9为本发明感测路径定电阻型高密度并联式只读存储器的再一读取路径示意图。
首先，请先参阅图4，其为本发明感测路径定电阻型高密度并联式只读存储器中埋层N+的布局图。其中T11为一单元晶体管，其是以一横向多晶硅(Polysilicon)字元线(word line)WL 1与两纵向的埋层N+(Buried N+)位元线(bit line)BL1及BL2垂直交叉而成，其中单元晶体管T11的漏极与源极，位于多晶硅字元线WL1与埋层N+位元线BL1、BL2重叠之部份I、II，且该重叠字元线及位元线的部份以氧化层隔离，但该单元晶体管T11的栅极位于多晶硅字线WL1上III，以此类推，利用一横向多晶硅字元线及两纵向的埋层N+位元线垂直交叉则可组成单元晶体管T11、T21、T31、T41…，故本发明的只读存储器单元矩阵(ROM Cell Matrix)是由一条以上呈横向且相互平行的多晶硅字元线与一条以上呈纵向且相互平行的埋层N+位元线垂直交叉而成。
请参阅图5，为本发明感测路径定电阻型高密度并联式只读存储器的电路布局图。其中只读存储器单元矩阵基体(ROM Cell Matrix)的上、下方分别设置有2条与位元线BL1、BL2…相互垂直的第一选择线S1、第二选择线S2、第三选择线S3及第四选择S4，以作为只读存储器区块的选择，藉以达到高密度扩充的目的。另上述只读存储器单元矩阵上的埋层N+位元线BL1、BL2、BL3…亦包括有一延伸区，其主要是于每隔一条埋层N+，分别有向上、向下延伸至设置于只读存储器单元矩阵上、下方的选择线S1、S2、S3、S4，且同一条埋层N+BL1、BL2、BL3…仅设有一向上或向下的延伸区，如图5中所示，埋层N+BL1向下延伸至第三选择线S3，埋层N+BL2向上延伸至第一选择线S1，埋层N+BL3向下延伸至第四选择线S4，埋层N+BL4向上延伸至第一选择线S1，如此循环，依此类推。于每相隔一条埋层N+上层平面即设有一金属导线VG1、SB1、VG2、SB2…经由金属接触窗(metalcontact)电联出来。该每一金属导线VG1、SB1、VG2、SB2上的金属接触窗(metal contact)19、21、23、25，其下方的埋层N+20、22、24、26延伸至选择线S1、S2、S3、S4的区域，如图中所示，埋层N+24延伸至第三选择线S3，以形成晶体管SM1及SM3，埋层N+22延伸至第二选择线S2，埋层N+26则延伸至第四选择线S4，以形成晶体管SM2及SM2·及SM4，以此类推，使每隔一金属导线则有相同之布局。此外，该选择线S1、S2、S3、S4驱动的无用选择门(Select gate)或转换门(Transfer gate)的绝缘方法则采用离子植入方式为之，即以离子植入方式用以形成隔离用的埋层P+(Buried P+)28、30、32、34，其中离子植入埋层P+28、30、32分别植入于第二选择线S2及第一选择线S1所驱动的无用选择门(Select gate)上，离子植入埋层P+34则植入于第三及第四选择线S3、S4所驱动的无用选择门(Select gate)上，但因本发明选择线上以埋层P+的离子植入的方式作为绝缘方法，则该离子植入区的相邻区域皆将不会有有用的选择门(Select gate)或转换门(Transfer gate)的存在，因此，其离子扩散并不会造成有用选择门(Select gate)转换门(Transfer gate)的宽度变小或切断。
请参阅图6，其为本发明高密度并联式只读存储器的等效电路图，其中SB1、SB2为位元线(bit line)，VG1、VG2、VG3为虚拟地线(Virtual Ground)、WL1、WL2…WLn为字元线(wordline)，S1、S2、S3、S4为选择线(Select line)，但每条位元线可分别读取四组单元晶体管所存储的数据，其读取动作如下所示(1)欲读取单元晶体管T11的数据→将单元电晶体管T11所在的字元线WL1接高电位，其余字元线保持低电位，并将选择线S2接高电位，即可使选择门SM2为导通状态，此时，埋层N+位元线BL2经由已导通的选择门晶体SM2与位元线SB1接通，该位元线SB1并电联至感测放大器(Sense Amplifier)(如图7所示)40感测出来；另将选择线S3接高电位即使选择门SM3成导通状态，此时，埋层N+位元线BL1由已导通的选择门SM3与虚拟地线(Virtual Ground)VG1接通，该虚拟地线(Virtual Ground)VG1电联接至地，另外，选择线S1及S4接低电位，使选择门SM1、SM4不导通，同时并将位元线SB2及虚拟地线(VirtualGround)VG2、VG3浮接，其简化后的电路图如图7所示，其中若单元晶体管T11为“高临界电压”，则读取的数据为“1”；反之，若单元晶体管T11为“低临界电压”，则读取的数据为“0”。
(2)欲读取单元晶体管T21的数据→将单元晶体管T21所在的字元线WL1接高电位，其余字元线保持低电位，并将选择线S1接高电位，即可使选择门SM1为导通状态，此时，埋层N+位元线BL2经由已导通的选择门SM1与虚拟地线(Virtual Ground)VG1接通，该虚拟地线(Virtual Ground)VG1电联接至地；另将选择线S4接高电位即使选择门SM4成导通状态，此时，埋层N+位元线BL3由已导通的选择门SM4与位元线SB1接通，该位元线SB1并电联至感测放大器(Sense Amplifier)40感测出来；另外选择线S2及S3接低电位，使选择门SM2、SM3不导通，同时并将位元线SB2及虚拟地线(Virtual Ground)VG2、VG3浮接；如上所述，若单元晶体管T21为“高临界电压”，则读取的数据为“1”；反之，若单元晶体管T21为“低临界电压”，则读取的数据为“0”。
(3)欲读取单元晶体管T31的数据→将单元晶体管T31所在的字元线WL1接高电位，其余字元线保持低电位，并将选择线S1接高电位，即可使选择门SM11为导通状态，此时，埋层N+位元线BL4经由已导通的选择门SM11与虚拟地线(Virtual Ground)VG2接通，该虚拟地线VG2电联接至地；另将选择线S4接高电位即使选择门SM4成导通状态，此时，埋层N+位元线BL3由已导通的选择门SM4与位元线SB1，该位元线SB1并电联接至感测放大器(Sense Amplifier)感测出来；另外选择线S2及S3接低电位，使选择门SM2、SM3不导通，同时并将位元线SB2及虚拟地线(Virtual Ground)VG1、VG3浮接，如上所示，若单元晶体管T31为“高临界电压”，则读取的数据为“1”；反之，若单元晶体管T31为“低临界电压”，则读取的数据为“0”。
(4)欲读取单元晶体管T41的数据→将单元晶体T41所在的字元线WL1接高电位，其余字元线保持低电位，并将选择线S2接高电位，即可使选择门SM′2为导通状态，此时，埋层N+位元线BL4经由已导通的选择门SM’2与导元线SB1接通，该位元线SB1并电联至感测放大器(Sense Amplifier)感测出来；另将选择线S3接高电位即使选择门SM31处于导通状态，此时，埋层N+位元线BL5由已导通的选择门SM31与虚拟地线(Virtual Ground)VG2接通，该虚拟地线(Virtual Ground)VG2电联接至地，另外选择线S1及S4接低电位，使选择门SM11、SM4不导通，同时并将位元线SB2及虚拟地线(Virtual Ground)VG1、VG3浮接，如上所示，若单元晶体管T41为“高临界电压”，则读取的数据为“1”；反之，若单元晶体管T41为“低临界电压”，则读取的数据为“0”。
(5)依此类推，利用此方式便可读取其他单元晶体管的数据。
本发明与习知只读存储器相比较则具有以下效果(1)本发明于读取单元晶体管数据时的读取路径上，其埋层N+的电阻单元晶体管的不同而改变。如图7所示，则欲读取单元晶体管T11数据时，其读取路径的埋层N+电阻植为R1+R2，若欲读取单元晶体管T12数据时，如图8所示，其读取路径的埋层N+电阻值为〔(R1+R)+(R2-R)〕＝R1+R2(设相邻字元线读取路径的电阻值变化量为R)，若欲读(1)本发明于读取单元晶体管T1n数据时，如图9所示，其读取路径的埋层N+电阻值为{〔R1+(n+1)R〕+〔R2-(n-1)R〕}＝R1+R2故于读取任一单元晶体管路径的电阻值皆为R1+R2，然而，习知具选择线的高密度并联式只读存储器，则会因读取不同的单元晶体管时，而改变其路径上的电阻值(如图3所示)(2)本发明的选择线上的选择门或转换门在其作绝缘隔离时，是以离子植入区来完成，但该离子植入的方式是以植入埋层P+来达到，则于该离子植入区的相邻区域不会有选择门或转换门的存在，故选择门或转换门的宽度(尺寸)并不会因离子扩散而导致变小或切断。因此，电流不会变小，存取速率亦不会受到影响。
(3)于习知技术中，如图1所示，其金属线采用45度拉线的处理方式，则浪费了X轴方向占用的空间，降低了只读存储器的密度，但本发明金属线的设置则采用直线处理方式，则可避免浪费空间以提高只读存储器的密度。
总之，本发明主要于感测路径上设置有定电阻埋层N+，使其于读取只读存储器单元矩阵(ROM Cell Matrix)的数据时，不会因选用该存储器单元晶体管的不同，而使感测路径上埋层N+(Buried N+)的电阻值有所变化，此外，为使其选择线上的转换门或选择门达到绝缘的目的，主要是利用离子植入方式以形成隔离用的埋层P+(Buried P+)，而该离子植入区的相邻区域因无选择门或转换门的存在，可避免因离子扩散而造成该转换门或选择门的宽度变小或切断，本发明还具有制程控制简单、密度高及速度快的特点。
权利要求
1.一种高密度并联式只读存储器，其包括有(1)字元线，其为至少一个呈横向相互平行的多晶硅构成；(2)位元线，其为至少一个呈纵向相互平行的埋层N+构成，并与字元线垂直交叉而成只读存储器单元矩阵；(3)金属导线，设置于每相隔一条埋层N+的上层平面并连结金属接触区；(4)选择线，由多晶硅所构成，并设置于只读存储器单元矩阵基体的上、下方，可作为该只读存储器区块的选择；(5)埋层延伸区，设于该金属接触区的下方，并延伸至该选择线上；(6)离子植入区，将该选择线上不必要的选择门或转换门以埋层P+的离子植入方式达到绝缘状。
2.如权利要求1所述的高密度并联式只读存储器，其特征在于，所述单元矩阵上、下方分别各设置有二条选择线。
3.如权利要求1所述的高密度并联式只读存储器，其特征在于，所述埋层N+位元线亦包括有一延伸区，且每隔一条埋层N+位元线分别向上延伸至所述选择线。
4.如权利要求3所述的高密度并联式只读存储器，其特征在于，所述每一条埋层N+位元线仅设一向上的延伸区。
5.如权利要求1所述的高密度并联式只读存储器，其特征在于，所述埋层延伸区仅延伸至一条选择线上。
6.如权利要求1所述的高密度并联式只读存储器，其特征在于，所述埋层延伸区延伸至二条选择线上。
7.如权利要求1所述的高密度并联式只读存储器，其特征在于，所述离子植入区的埋层P+的离子植入仅植入至所述单一条选择线不必要的选择门或转换门内。
8.如权利要求1所述的高密度并联式只读存储器，其特征在于，所述离子植入区的埋层P+的离子植入至所述二条选择线不必要的选择门或转换门内。
9.如权利要求1所述的高密度并联式只读存储器，其特征在于，所述埋层N+位元线亦包括有一延伸区，且每隔一条埋层N+位元线分别向下延伸至所述选择线。
10.如权利要求4所述的高密度并联式只读存储器，其特征在于，所述每一条埋层N+位元线仅设一向下的延伸区。
全文摘要
一种高密度并联式只读存储器,其主要保持感测路径上的埋层N
文档编号G11C17/00GK1175774SQ9610964
公开日1998年3月11日 申请日期1996年9月3日 优先权日1996年9月3日
发明者吴启勇, 陈领, 彭詠钿 申请人:合泰半导体股份有限公司