打开的测试。
[0066]在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，输入模块01可以具体包括:第六开关晶体管T6;第六开关晶体管T6的栅极与信号输入端Input相连，源极与第一参考信号端Vrefl相连，漏极与第一节点Pl相连。具体地，当信号输入端Input输入信号时，第六开关晶体管T6处于导通状态，导通的第六开关晶体管T6将第一参考信号端Vrefl与第一节点P1导通，进而将第一节点P1的电位拉高。
[0067]在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，复位模块02可以具体包括:第七开关晶体管T7和第八开关晶体管T8;其中，第七开关晶体管T7的栅极与复位信号端Reset相连，源极与第二参考信号端Vref2相连，漏极与第一节点Pl相连;第八开关晶体管T8的栅极与第二节点P2相连，源极与第二参考信号端Vref2相连，漏极与第一节点Pl相连。具体地，当复位信号端Reset输入信号时，第七开关晶体管T7处于导通状态，导通的第七开关晶体管T7将第二参考信号端Vref2与第一节点Pl导通，进而将第二参考信号端Vref2的信号传递给第一节点Pl，拉低第一节点Pl的电位；当第二节点P2的电位被拉高时，第八开关晶体管T8处于导通状态，导通的第八开关晶体管T8将第二参考信号端Vref2与第一节点Pl导通，进而将第二参考信号端Vref2的信号传递给第一节点P1，拉低第一节点Pl的电位。
[0068]在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，上拉模块03可以具体包括:第九开关晶体管T9、第十开关晶体管TlO和第十一开关晶体管Tll;其中，第九开关晶体管T9的栅极和源极分别与第一参考信号端Vrefl相连，漏极分别与第十开关晶体管TlO的栅极和第十一开关晶体管Tll的漏极相连;第十开关晶体管TlO的源极与第一参考信号端Vrefl相连，漏极与第二节点P2相连;第^^一开关晶体管Tl I的栅极与第一节点Pl相连，源极与第二参考信号端Vref2相连。
[0069]具体地，当第一节点Pl的电位被拉低时，第十一开关晶体管Tll处于截止状态，由于第九开关晶体管T9的栅极与源极分别与第一参考信号端Vrefl相连，因此第九开关晶体管T9处于常开启状态，进而将第一参考信号端Vrefl的信号输出到第十开关晶体管TlO的栅极和第十一开关晶体管Tll的漏极，第十一开关晶体管Tll处于截止状态，而第十开关晶体管TlO则在第一参考信号端Vrefl的信号的控制下导通，进而将第一参考信号端Vrefl与第二节点P2导通，从而拉高第二节点P2的电位。
[0070]在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，下拉模块04可以具体包括:第十二开关晶体管T12;第十二开关晶体管T12的栅极与第一节点Pl相连，源极与第二参考信号端Vref2相连，漏极与第二节点P2相连。具体地，当第一节点Pl的电位被拉高时，第十二开关晶体管T12处于导通状态，导通的第十二开关晶体管T12将第二参考信号端Verf2与第二节点P2导通，进而拉低第二节点P2的电位。
[0071]需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideSemiconductor)，在此不做限定。在具体实施中，这些晶体管的源极和漏极可以互换，不做具体区分。在描述具体实施例时以薄膜晶体管为例进行说明。
[0072]下面结合图2所示的移位寄存器以及图3所示的图2的输入输出时序图，对本发明实施例提供的移位寄存器的正常工作过程(没有外部静电引入时)作以描述。具体地，选取如图3所示的输入输出时序图中的tl?t3三个阶段。下述描述中以I表示高电平信号，O表示低电平信号。
[0073]在11阶段，Input= I ,CLK = O ,Reset = O ,Vref I = I，Vref2 = 0。由于Input = I，因此第六开关晶体管T6导通，导通的第六开关晶体管T6将第一参考信号端Vrefl与第一节点Pl导通，进而将第一节点Pl的电位拉高，同时对第一电容Cl充电，由于第一节点Pl的电位被拉高，因此，第三开关晶体管T3和第十一开关晶体管Tll和第十二开关晶体管T12处于导通状态，导通的第三开关晶体管T3将时钟信号端CLK与扫描信号输出端Out导通，由于此时CLK =0，因此扫描信号输出端Out输出低电平信号；导通的第十一开关晶体管Tll将第十开关晶体管TlO的栅极与第二参考信号端Vref2导通，因此第十开关晶体管TlO处于截止状态;导通的第十二开关晶体管T12将第二节点P2与第二参考信号端Vref2导通，拉低第二节点P2的电位。tl阶段为充电阶段。
[0074]在t2阶段，Input= O ,CLK= I ,Reset = O,Vref I = I，Vref2 = 0。由于第一电容CI的自举作用，第一节点Pl的电位进一步升高，因此第三开关晶体管T3仍处于导通状态，而此时CLK= I，因此，扫描信号输出端Out输出高电平信号，同时，第^^一开关晶体管Tll和第十二开关晶体管T12仍处于导通状态，因此第二节点P2的电位继续被拉低。t2阶段为扫描信号输出阶段。
[0075]在t3阶段，Input= O，CLK = O ,Reset = I ,Vrefl = I，Vref2 = 0。由于Reset = I，因此第七开关晶体管T7导通，导通的第七开关晶体管T7将第二参考信号端Vref2与第一节点Pl导通，进而将第一节点Pl的电位拉低；由于第一节点Pl的电位被拉低，因此，第三开关晶体管T3处于截止状态。此时，由于第一节点Pl的电位被拉低，因此第十一开关晶体管Tll处于截止状态，而第九开关晶体管T9的栅极与源极均与第一参考信号端Vrefl相连，因此第九开关晶体管T9导通，导通的第九开关晶体管T9将第一参考信号端Vrefl与第十开关晶体管TlO的栅极导通，此时第十一开关晶体管Tll处于截止状态，因此第十开关晶体管TlO在第一参考信号端Vrefl输入的信号的控制下导通，进而将第一参考信号端Vrefl与第二节点P2导通，因此，第二节点P2的电位被拉高，此时，由于第二节点P2的电位被拉高，第四开关晶体管T4在第二节点P2的控制下导通，导通的第四开关晶体管T4将低电平信号端VGL与扫描信号输出端Out导通，因此扫描信号输出端Out输出低电平信号，消除扫描信号输出端Out的噪声；同时第八开关晶体管T8在第二节点P2的控制下导通，导通的第八开关晶体管T8将第二参考信号端Vref2与第一节点Pl导通，进一步拉低第一节点Pl的电位，消除第一节点Pl的噪声。t3阶段为非扫描信号输出阶段。
[0076]在后续时间段，扫描信号输出端Out将一直输出低电平信号，直到某个时间段信号输入端Input再次输入高电平信号时，则该移位寄存器将重复上述工作工程。
[0077]以上是移位寄存器没有外部静电引入时的正常工作过程，当信号输入端Input有外部静电引入时，由于电容耦合原理，在信号输入端Input与第一开关晶体管Tl的栅极之间会产生耦合电容，进而导致第一开关晶体管Tl的栅极的电位升高，使得第一开关晶体管Tl处于导通状态，导通的第一开关晶体管Tl将信号输入端Input与第二参考信号端Vref 2导通，从而使得信号输入端Input引入的静电大电流通过第二参考信号端Vref2进行放电，防止静电通过移位寄存器输出到显示面板内部，影响显示面板的正常显示。同理，当扫描信号输出端Out有外部静电引入时，由于电容耦合原理，在扫描信号输出端Out与第二开关晶体管T2的栅极之间会产生耦合电容，进而导致第二开关晶体管T2的栅极的电位升高，使得第二开关晶体管T2处于导通状态，导通的第二开关晶体管T2将扫描信号输出端Out与第二参考信号端Vref2导通，从而使得扫描信号输出端Out引入的静电大电流通过第二参考信号端Vref2进行放电，防止静电通过移位寄存器输出到显示面板内部，影响显示面板的正常显不O
[0078]基于同一发明构思，本发明实施例提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述移位寄存器，除第一个移位寄存器和最后一个移位寄存器之外，其余每个移位寄存器的扫描信号输出端均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号;第一个移位寄存器的扫描信号输出端向第二个移位寄存器的信号输入端输入触发信号;最后一个移位寄存器的扫描信号输出端向自身以及上一个移位寄存器的复位信号端输入复位信号。
[0079]为了方便说明，图4中仅示出了八个移位寄存器，分别为第I级移位寄存器、第2级移位寄存器、第3级移位寄存器、第4级移位寄存器、第N-3级移位寄存器、第N-2级移位寄存器、第N-1级移位寄存器、第N级移位寄存器。其中，第N-1级移位寄存器的信号输出端Out不仅向与其连接的栅线输出栅开启信号，还向第N-2级移位寄存器输出