非限制性示例的方式，在NAND配置(NAND存储器)中的闪速存储器装置通常包含串联连接的存储器元件。NAND存储器阵列可以被配置为使得阵列由多个串的存储器构成，其中一串由共享单个位线并且可以作为一组被访问的多个存储器元件构成。可替换地，存储器元件可以被配置为使得每个元件被独立地访问，例如，NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且存储器元件可以以其它方式配置。
[0032]位于基板中和/或之上的半导体存储器元件可以被布置为二维或三维，诸如二维存储器结构或三维存储器结构。
[0033]在二维存储器结构中，半导体存储器元件被布置在单个平面或单个存储器装置级中。通常，在二维存储器结构中，存储器元件被布置在平面中(例如，在X-Z方向平面中)，所述平面基本上平行于支撑存储器元件的基板的主表面延伸。基板可以是在其上或在其中形成存储器元件的层的晶片，或者它可以是在存储器元件被形成之后附接到存储器元件的载体基板。作为非限制性示例，基板可以包括诸如硅的半导体。
[0034]存储器元件可以以有序的阵列、诸如以多个行和/或列而布置在单个存储器装置级中。但是，存储器元件以非规则的(non-regular)或非正交的配置来列阵(array)。存储器元件每一个可以具有两个或更多电极或接触线，诸如位线和字线。
[0035]三维存储器阵列被布置为使得存储器元件占据多个平面或者多个存储器装置级，从而在三维中(即，在X、y和z方向中，其中y方向是基本上垂直的，并且X和z方向基本上平行于基板的主表面)形成结构。
[0036]作为非限制性示例，三维存储器结构可以被垂直地布置为多个二维存储器装置级的堆叠。作为另一非限制性示例，三维存储器阵列可以被布置为多个垂直的列(例如，基本上垂直于基板的主表面延伸的列，即，在y方向中)，其中每一列具有在每一列中的多个存储器元件。可以在二维配置中布置所述列，例如，在χ-ζ平面中，得到使得元件在多个垂直地堆叠的存储器平面上的存储器元件的三维布置。在三维中的存储器元件的其它配置还可以构成三维存储器阵列。
[0037]以非限制性示例的方式，在三维NAND存储器阵列中，存储器元件可以耦合在一起以在单个水平的(例如，x-z)存储器装置级中形成NAND串。可替换地，存储器元件可以耦合在一起以形成横穿多个水平的存储器装置级的垂直的NAND串。可以设想其它三维配置，其中一些NAND串在单个存储器级中包含存储器元件，而其它串包含跨过多个存储器级的存储器元件。三维存储器阵列也可以以NOR配置中和ReRAM配置设计。
[0038]通常，在单片三维存储器阵列中，一个或多个存储器装置级被形成在单个基板之上。可选地，单片三维存储器阵列还可以具有至少部分在单个基板中的一个或多个存储器层。作为非限制性示例，基板可以包括诸如硅的半导体。在单片三维阵列中，构成阵列的每个存储器装置级的层通常被形成在阵列的下层(underlying)存储器装置级的层上。但是，单片三维存储器阵列的邻近的存储器装置级的层可以被共享或者具有在存储器装置级之间的中间层。
[0039]然后再次，二维阵列可以被分开形成，并且然后被封装在一起以形成具有存储器的多个层的非单片存储器装置。例如，非单片堆叠的存储器可以通过在分开的基板上形成存储器级并且然后彼此之上堆叠存储器级来构造。基板可以在堆叠之前变薄或者从存储器装置级移除，但是由于存储器装置级最初被形成在分开的基板上，所得到的存储器阵列不是单片三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可以被形成在分开的芯片上并且然后封装在一起以形成芯片堆叠的存储器装置。
[0040]通常需要相关联的电路以用于存储器元件的操作以及用于与存储器元件的通信。作为非限制性示例，存储器装置可以具有用于控制和驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可以与存储器元件在相同的基板上和/或在分开的基板上。例如，用于存储器读取-写入操作的控制器可以位于分开的控制器芯片上和/或在与存储器元件相同的基板上。
[0041]将认识到，下述不限于所述的二维和三维示例性结构而是覆盖如这里所述的精神和范围中的所有的相关的存储器结构。
[0042]物理存储器结构
[0043]图2示意性地示出了非易失性存储器单元。存储器单元10可以由具有电荷贮存单元20的场效应晶体管实现，所述电荷贮存单元20诸如浮置栅极或电荷俘获(电介质)层。存储器单元10还包括源极14、漏极16和控制栅极30。
[0044]存在许多商业上成功的非易失性固态存储器装置现今正被使用。这些存储器装置可以采用不同类型的存储器单元，每种类型具有一个或多个电荷贮存元件。
[0045]典型的非易失性存储器单元包括EEPROM和闪速EEPROM。此外，存储器装置的示例使用电介质贮存器元件。
[0046]实践中，通常通过感测当将参考电压施加到控制栅极时的穿过单元的源极和漏极电极的传导电流来读取单元的存储器状态。因此，对于在单元的浮置栅极上的每个给定的电荷，可以检测关于固定的参考控制栅极电压的相应的传导电流。类似地，可编程到浮置栅极上的电荷的范围定义相应的阈值电压窗口或相应的传导电流窗口。
[0047]可替换地，替代于在分区的电流窗口之间检测传导电流，可以对在控制栅极处的测试下的给定存储器状态设置阈值电压并且检测传导电流是否低于或高于阈值电流(单元-读取参考电流)。在一个实现方式中，通过检验传导电流通过位线的电容而放电的速率来实现相对于阈值电流的传导电流的检测。
[0048]图3示出了对于浮置栅极可以在任一时间处选择性地贮存的四个不同的电荷Q1-Q4的源极-漏极电流Id和控制栅极电压Vai之间的关系。通过固定的漏极电压偏压，四条Id相对于Vai的实曲线表示可以编程到存储器单元的浮置栅极上的七个可能的电荷电平中的四个，分别对应于四个可能的存储器状态。作为示例，多个单元的阈值电压窗口的范围可以从0.5V到3.5V。七个可能的编程的存储器状态“0”、“1”、“2”、“3”、“4”、“5”、“6”，以及擦除的状态(未示出)可以通过将阈值窗口分区为每个具有0.5V的间隔的区域来划分。例如，如果如所示使用参考电流、2 μΑ的IREF，则用Ql编程的单元可以被认为在存储器状态“I”中，因为其曲线与Iref在由VCG = 0.5V和1.0V划分的阈值窗口的区域中相交。类似地，Q4在存储器状态“5”中。
[0049]如可以从上述描述中看到的，存储器单元贮存状态的越多，其阈值窗口被划分得越精细。例如，存储器装置可以具有存储器单元，所述存储器单元具有范围从_1.5￥到5乂的阈值窗口。这提供6.5V的最大宽度。如果存储器单元将贮存16个状态，每个状态可以在阈值窗口中占据从200mV到300mV。这在编程和读取操作中将需要更高的精度以便于能够实现需要的分辨率。
[0050]NAND 结构
[0051]图4示意性地示出了组织为NAND串的一串存储器单元。NAND串50包括通过它们的源极和漏极菊花链接的一系列的存储器晶体管Ml、M2、…Mn(例如，η = 4、8、16或更高)。一对选择晶体管S1、S2分别控制存储器晶体管链通过NAND串的源极端子54和漏极端子56到外部世界的连接。在存储器阵列中，当源极选择晶体管SI被导通时，源极端子耦合到源极线(见图5)。类似地，当漏极选择晶体管S2被导通时，NAND串的漏极端子耦合到存储器阵列的位线。在链中的每个存储器晶体管10用作存储器单元。它具有电荷贮存元件20以贮存给定量的电荷以便于表示所期望的存储器状态。每个存储器晶体管的控制栅极30允许对读取和写入操作的控制。如将在图5中看到的，一行NAND串的相应的存储器晶体管的控制栅极30全部连接到相同的字线。类似地，选择晶体管S1、S2的每一个的控制栅极32分别通过其源极端子54和漏极端子56提供对NAND串的控制访问。类似地，一行NAND串的相应选择晶体管的控制栅极32全部连接到相同的选择线。
[0052]当在NAND串中的寻址的存储器晶体管10在编程期间被读取或验证时，其控制栅极30被供应了合适的电压。同时，在NAND串50中的剩下的未寻址的存储器晶体管通过在其控制栅极上施加足够的电压而被完全导通。以此方式，从单个存储器晶体管的源极到NAND串的源极端子54并且类似的对于单个存储器晶体管的漏极到单元的漏极端子56有效地创建了导电路径。
[0053]图5示出了从诸如图4中所示的NAND串50构成的存储器单元的NAND阵列210的示例。沿着NAND串的每一列，诸如位线36的位线耦合到每个NAND串的漏极端子56。沿着每一条(bank) NAND串，诸如源极线34的源极线耦合到每个NAND串的源极端子54。此夕卜，沿着在一条NAND串中的一行存储器单元的控制栅极被连接到诸如字线42的字线。沿着在一条NAND串中的一行选择晶体管的控制栅极被连接到诸如选择线44的选择线。在一条NAND串中的整行的存储器单元可以通过在所述条的NAND串的字线和选择线上的合适的电压来寻址。
[0054]图6示出了组织为NAND配置的一页存储器单元被并行感测或编程。图6基本上示出了在图5的存储器阵列210中的一条NAND串50，其中每个NAND串的细节在图4中明确地示出。