希望可以擦除在擦除过程中被升高到高电压的共享的多晶硅上的一些但不是全部的单元或其它可编程晶体管的情况。例如，上述BiCS结构使用可编程选择栅极，以及当擦除块的数据单元时，可能不希望擦除块的任何选择栅极或虚字线(即，字线，通常不贮存用户数据的端字线或字线组)。图14A和14B示出了具有一些示例电压的两个情况。图14A示出了擦除使能的情况，其中通过将低电压施加到栅极，创建了强电场，并且在电荷俘获层中的电子被推回到多晶硅中。图14B着眼于擦除禁止的情况:通过将高电压施加到栅极，没有电场或者非常弱的电场被创建，并且电场不够强以将电子推出电荷俘获层之外，从而所述单元保持相同。
[0075]如分别在图14D和14C中所示的，用于3D/BiCS_型的存储器的擦除过程不同于用于2D NAND型的存储器的擦除过程。在3D/BiCS中，没有主体(body)，导致沟道必须被穿过，并且沟道由空穴组成。
[0076]为了禁止可编程晶体管的擦除，无论存储器单元还是选择栅极，高电压被施加到相应的控制线(字线或选择栅极线)。这可以通过直接偏压或者耦合来实现。图15A和15B示出了直接偏压的情况。如在图15A中示意性地示出的，字线503通过由晶体管505表示的译码电路而连接到输入线。字线电容性地耦合到阱结构。为在字线上设置擦除禁止电压(在该示例中15V)，将电压施加到输入线上，并且将相对较高的通过(pass)电压VERAH施加到译码晶体管503的栅极以将电压从输入线完全地传递到字线。当CP阱电压被设置为擦除电压VERA(在该示例中=23V)时，将字线(或选择线)如此偏压。图15B示出了各种波形。
[0077]图15A和15B示出了耦合的情况。图15A再次示出了通过由晶体管505表示的译码电路而连接到输入线的字线503。字线电容性地耦合到阱结构。晶体管505与NAND串或块的其它字线和选择线共享译码，使得505的栅极和共享译码的其它线需要被设置得足够高以在选择的IN线上传递低电压(诸如0-3V)。这里，5V被施加到块选择(BLKSEL)晶体管的栅极。IN线再次处于较高的电压(这里V= 15)，但是一旦在字线上的电压大于BLKSET减505的阈值电压，WL>5V-Vt，块选择晶体管将截止，使得字线(或选择线)浮置。由于电容性耦合到阱，因为字线浮置，随着CPWELL升高，它也将耦合字线或选择线以被擦除禁止。
[0078]直接偏压布置具有字线电压被准确地设置为直接地偏压的优点，但是具有选择晶体管栅极需要被置于引入高压力电平(high stress level)并且消耗功率的高电压电平的缺点。耦合布置引起较小的压力并且消耗较少的功率，但是由于最终电压取决于CPWELL和控制线之间的耦合比，因此较不准确；并且如果字/选择线电平不准确，则晶体管可能被擦除或者经受电介质击穿。
[0079]如关于图17示意性的示出的，该字线到字线的耦合比的变化可能在3D/BiCS类型存储器的垂直NAND布置中特别显著。由于存储器空穴的宽度变化，电容可以在顶部的字/选择线(其中耦合比可以类似是75%)和在底部的字/选择线(其中耦合比可以类似是50-60%)之间变化。底部的线可以具有非常低的耦合比，使得难以耦合到期望的擦除禁止电平。因此，该情形在数据字线将被擦除、但是选择栅极、虚字线或者两者由于它们是最顶部的和最底部的线而不被擦除的情况中特别严重。(在顶部和底部字线之间的这种变化也可能影响读取和编程操作，如在美国专利申请号14/328,018 ； 14/486, 152 ;和14/508，352中进一步讨论的。)
_0]用于擦除禁止的时域斜升率控制
[0081]如上所述，垂直地布置的NAND存储器、诸如BiCS类型在顶部的和在底部的字/选择线之间的电容有很大的区别。此外，在底部的处的线可以具有低的耦合比，使得在耦合擦除期间的字线电压电平难以变得准确以及带来高电压电平。本章节着眼于用于处理问题的技术。
[0082]进一步考虑耦合擦除，并且参照图18A的布置，其中图18A再次示出了电容性耦接到阱并且通过块译码开关505连接到输入线501的字线503，关于图18B所述的一个方法是当CPWELL升高到Vdetect电平以上时将IN保持在VSS处。当CPWELL>Vdetect时，标志将变为高。当CPWELL>Vdetect时，IN将升高到比BLKSEL更高的电压，由于(BLKSEL -1N)〈Vt，截止在该侧的晶体管，其中Vt是块选择晶体管505的阈值电压。字线将初始地充电到BLKSEL-Vt，然后WL将由CPWELL耦合到其最终的电平，其中字线被耦合的量由耦合比确定。
[0083]该布置有一些限制。第一个是Vdetect电平必须大于(BLKSEL-Vt)。如果不是，则当字线充电到(BLKSEL-Vt)时，它将高于CPWELL ;并且如果WL>CPWELL，沟道不能通过空穴。此外，擦除的字线电压可能为0V，并且由于电介质击穿其邻近者不能过高。该布置的另一限制是其具有对Vt的直接的依赖，因此取决于特定装置的工艺角(process corner),Vt将改变，并且这将对最终电平具有直接的影响。此外，由于第一个限制，字线的最终电平可能不够尚。
[0084]为改善该情况，本章节介绍使用时间延迟以建立在阱上的VERA电平和字/选择线电压之间的电压差(差值，Delta)的耦合擦除的方法。它还使用斜升率控制使得输入信号将以与VERA相同的斜率斜升。更具体地，对于将被擦除禁止的晶体管，IN电平的升高被延迟，直到CPWELL达到某个差值，在此之后IN以与CPWELL相同的斜率升高。字/选择线将被直接地偏压，直到IN达到BLKSEL-Vt，在此之后WL耦合到如由耦合比确定的其最终的电平。
[0085]图19A示出了将附接到NAND串的字线和选择线，其中仅示出了最末端上的漏极和源极选择线(SGD、SGS)以及一对中间的字线。这些线全部电容性地耦合到阱，并且通过块选择晶体管连接到它们相应的IN线，诸如通过SGD线905的开关903连接的IN线901。(在具有多个源极和/或漏极选择栅极的布置下，多于一个晶体管可以是IN线并且也可能是开关)。译码电路907连接到块选择晶体管的栅极，并且IN电平以及阱电压由驱动器909提供。在该示例中，选择栅极将被擦除禁止，并且中间的字线将被擦除。因此，字线使得它们相应的IN线设置为低的擦除使能电压，其中该电平足够低以充分地传递到字线。
[0086]图19B示出了相对于被施加到阱的擦除电压VERA而延迟IN值。在一时间延迟之后，IN斜升并且只要它低于BLKSEL-Vt，它将在相应的字或选择栅极线上设置电平。一旦达到BLKSEL-Vt，开关断开，并且然后所述线如虚线所示地被拉高到下面的电平:
[0087]V = (VERA-(BLKSEL-Vt)-Delta)*Cr+BLKSEL_Vt
[0088]= (VERA-Delta)*Cr+(1-Cr)*(BLKSEL-Vt)，
[0089]其中Cr是親合比。在图19B中，示出親合的虚线示出了对于不同延迟但是对于相同耦合比的情况。因此，具有不同的耦合比的线可以使用不同的延迟以得到相同的电平。在图19B中，一旦达到BLKSEL-Vt，IN的值不被示出，因为开关在该点断开，但是其可以继续到BLKSEL，作为方便的值或者某个较低的电平，该方便的值或者某个较低的电平因为对所有的开关需要其至少是BLKSEL-Vt，因此被偏移到诸如BLKSEL-l/2Vt的某个较低的电平。
[0090]返回图19A，在两个示出的字线将被擦除同时禁止两个示出的选择栅极的情况下，使用该示例。在BiCS的示例中，如上关于图17所讨论的，NAND串的底部通常具有比顶部处更低的耦合比；并且由于选择栅极处于NAND串的端部，源极和漏极侧选择栅极之间的耦合比的区别可能是显著的。因此，在漏极侧处的INl具有比在源极处的INO更长的延迟。这在图19C处示出。
[0091]在图19A-C的示例中，字线被选择为被擦除，而选择栅极被擦除禁止，但是可以选择选择栅极和字线(保持数据的那些和虚字线两者)的各种组合。就对于不同的字线和选择线的延迟的量来说，这些不需要单独地设置，而是以邻近的组设置:例如，所有的源极侧选择线可以使用相同的延迟，并且所有的漏极侧选择线可以使用共同的(但是不同于在源极侧的)延迟；并且如果期望的是擦除禁止字线，邻近的字线的区域的所有的字线的延迟可以具有共同的值。可替换地，如果期望特别准确的耦合擦除，可以单独地设置延迟，但是以能够为每个字/选择线产生合适的值为代价。可以基于装置特征来确定各种延迟值。
[0092]在该布置下，没有Vdetect需要大于(BLKSEL-Vt)的在上文中关于图18B讨论的那种限制。对差值(delta)没有限制，所以它可以被调节以提供所需要的最终的电平。此夕卜，字和选择线电平将低于CPWELL电平，使得沟道保持用于整个串的其导电性。
[0093]此外，如在上述等式中可以看到，块选择晶体管的阈值电压的拐点(corner)对文件电平具有减小的影响，因为其乘以了(1-Cr)。由于耦合比(Cr)通常相对较高，因此Vt值对最终的电平具有较小的影响。相对于图18B的布置的另外的优点在于，由于不需要检测阱电平以便于