确定何时升高IN的电路，减少了面积的要求。
[0094]结论
[0095]为了说明和描述的目的呈现了前述相似的描述。并不意欲是穷举性的或者将上述限制到所公开的精确形式。鉴于上述教导许多修改和变化是可能的。所述的实施例被选择以便于解释所涉及的原理以及其实际应用，从而使他人能够最佳地使用各种实施例并且具有适用于所构思的特定使用的各种修改。所意欲的是，所述范围由所附权利要求定义。
【主权项】
1.一种非易失性存储器电路，包括: 一串多个串联连接的可编程阈值晶体管，被形成在公共沟道结构上； 多个控制线，沿着所述多个控制线连接所述可编程阈值晶体管的控制栅极； 驱动器电路，可连接到所述控制线以及可连接到所述沟道结构； 多个输入线，连接到所述驱动器电路； 多个共同控制的译码晶体管，通过其所述驱动器电路可选择地通过所述输入线可连接到所述控制线；以及 译码器电路，可连接到所述译码晶体管的控制栅极，其中所述输入线的每一个通过所述译码晶体管中的相应的一个译码晶体管而连接到所述控制线中的相应的一个， 其中，当对所述串进行擦除操作时，所述译码电路将选择电压施加到所述共同控制的译码晶体管的栅极，并且， 其中，通过所述译码晶体管导通，所述驱动电路: 将擦除使能电压施加到通过所述译码晶体管中的相应的译码晶体管而连接到被选择用于擦除的可编程阈值晶体管的控制栅极的所述输入线， 将斜升到擦除电平的电压施加到所述沟道结构，并且 对于被选择为不被擦除的多个可编程阈值晶体管，将擦除禁止电压施加到通过所述译码晶体管中的相应的译码晶体管而连接的所述输入线，其中在延迟之后，所述擦除禁止电压随施加到所述沟道结构的电压而斜升到足以截止所述译码晶体管中的相应的译码晶体管的电平，其中延迟的量是取决于在施加所述擦除禁止电压的所述串中的所述可编程阈值晶体管的位置的多个值之一。2.如权利要求1所述的非易失性存储器电路，其中被选择为不被擦除的所述可编程阈值晶体管包含所述串的选择栅极晶体管，并且被选择用于擦除的所述可编程阈值晶体管包含存储器单元。3.如权利要求1所述的非易失性存储器电路，其中被选择为不被擦除的所述可编程阈值晶体管包含虚拟的存储器单元，并且被选择用于擦除的所述可编程阈值晶体管包含被用于贮存用户数据的存储器单元。4.如权利要求1所述的非易失性存储器电路，其中被选择为被擦除的所述可编程阈值晶体管包含所述串的选择栅极晶体管，并且被选择为不被擦除的所述可编程阈值晶体管包含存储器单元。5.如权利要求1所述的非易失性存储器电路，其中被选择为被擦除的所述可编程阈值晶体管包含虚拟的存储器单元，并且被选择为不被擦除的所述可编程阈值晶体管包含被用于贮存用户数据的存储器单元。6.如权利要求1所述的非易失性存储器电路，其中被选择为被擦除的所述可编程阈值晶体管包含虚拟的存储器单元，并且被选择为被擦除的所述可编程阈值晶体管包含被用于贮存用户数据的存储器单元。7.如权利要求1所述的非易失性存储器电路，其中所述擦除禁止电压至少斜升到施加到所述共同控制的译码晶体管的栅极的选择电压。8.如权利要求1所述的非易失性存储器电路，其中所述擦除禁止电压斜升到在施加到所述共同控制的译码晶体管的栅极的选择电压之下的电平偏移，其中所述偏移与所述共同控制的译码晶体管的阈值电压有关。9.如权利要求1所述的非易失性存储器电路，其中所述存储器电路是单片二维半导体存储器装置，其中所述可编程阈值晶体管被布置在硅基板之上的单个物理级中并且包含电荷贮存介质。10.如权利要求9所述的非易失性存储器电路，其中沟道结构在所述基板中。11.如权利要求1所述的非易失性存储器电路，其中存储器电路是单片三维半导体存储器装置，其中所述可编程阈值晶体管被布置在硅基板之上的多个物理级中并且包含电荷贮存介质。12.如权利要求11所述的非易失性存储器电路，其中所述串被形成在阱结构之上并且相对于所述基板在垂直的方向中延伸，并且其中所述驱动电路通过所述阱结构将斜升到擦除电平的电压施加到所述沟道结构。13.如权利要求1所述的非易失性存储器电路，其中在多个串联连接的可编程阈值晶体管的串的漏极侧上的所述可编程阈值晶体管的延迟的量大于在多个串联连接的可编程阈值晶体管的串的源极侧上的所述可编程阈值晶体管的延迟的量。14.如权利要求1所述的非易失性存储器电路，其中被选择为被擦除的所述可编程阈值晶体管包含所述串的选择栅极晶体管，并且被选择为不被擦除的所述可编程阈值晶体管包含虚拟的存储器单元。15.如权利要求1所述的非易失性存储器电路，其中被选择为被擦除的所述可编程阈值晶体管包含所述串的一个或多个第一选择栅极晶体管，并且被选择为不被擦除的所述可编程阈值晶体管包含一个或多个第二选择栅极晶体管。16.一种操作非易失性存储器电路的方法，所述非易失性存储器电路具有被形成在公共沟道结构上的一串多个串联连接的可编程阈值晶体管，并且具有沿控制线连接的控制栅极，所述控制线通过多个共同控制的译码晶体管连接到多个输入线，所述方法包括: 对所述串进行擦除操作，包括: 将选择电压施加到所述共同控制的译码晶体管的栅极；以及 当施加所述选择电压到所述共同控制的译码晶体管的栅极时: 将擦除使能电压施加到通过所述译码晶体管中的相应的译码晶体管而连接到被选择用于擦除的一个或多个可编程阈值晶体管的所述控制栅极的所述输入线； 向所述沟道结构施加斜升到擦除电平的电压；以及 对于被选择为不被擦除的多个可编程阈值晶体管，将擦除禁止电压施加到通过所述译码晶体管中的相应的译码晶体管而连接的所述输入线， 其中在延迟之后所述擦除禁止电压随施加到所述沟道结构的电压而斜升到足以截止所述译码晶体管中的相应的译码晶体管的电平，其中延迟的量是取决于向其施加所述擦除禁止电压的可编程阈值晶体管在串中的位置的多个值之一。17.如权利要求16所述的方法，其中被选择为不被擦除的所述可编程阈值晶体管包含所述串的选择栅极晶体管，并且被选择用于擦除的所述可编程阈值晶体管包含存储器单J L ο18.如权利要求16所述的方法，其中被选择为不被擦除的所述可编程阈值晶体管包含虚拟的存储器单元，并且被选择用于擦除的所述可编程阈值晶体管包含被用于贮存用户数据的存储器单元。19.如权利要求16所述的方法，其中被选择为被擦除的所述可编程阈值晶体管包含所述串的选择栅极晶体管，并且被选择为不被擦除的所述可编程阈值晶体管包含存储器单J L ο20.如权利要求16所述的方法，其中被选择为被擦除的所述可编程阈值晶体管包含虚拟的存储器单元，并且被选择为不被擦除的所述可编程阈值晶体管包含被用于贮存用户数据的存储器单元。21.如权利要求16所述的方法，其中被选择为被擦除的所述可编程阈值晶体管包含虚拟的存储器单元，并且被选择为不被擦除的所述可编程阈值晶体管包含被用于贮存用户数据的存储器单元。22.如权利要求16所述的方法，其中在多个串联连接的可编程阈值晶体管的串的漏极侧上的所述可编程阈值晶体管的延迟的量大于在多个串联连接的可编程阈值晶体管的串的源极侧上的所述可编程阈值晶体管的延迟的量。23.如权利要求16所述的方法，其中所述擦除禁止电压至少斜升到施加到所述共同控制的译码晶体管的栅极的选择电压。24.如权利要求16所述的方法，其中所述擦除禁止电压斜升到在施加到所述共同控制的译码晶体管的栅极的选择电压之下的电平偏移，其中所述偏移与所述共同控制的译码晶体管的阈值电压有关。25.如权利要求16所述的方法，其中所述存储器电路是单片二维半导体存储器装置，其中所述可编程阈值晶体管被布置在硅基板之上的单个物理级中并且包含电荷贮存介质。26.如权利要求25所述的方法，其中沟道结构在所述基板中。27.如权利要求16所述的方法，其中存储器电路是单片三维半导体存储器装置，其中所述可编程阈值晶体管被布置在硅基板之上的多个物理级中并且包含电荷贮存介质。28.权利要求27所述的方法，其中所述串被形成在阱结构之上并且相对于所述基板在垂直的方向中延伸，并且其中所述驱动电路通过所述阱结构将斜升到擦除电平的电压施加到所述沟道结构。29.如权利要求16所述的方法，其中被选择为被擦除的所述可编程阈值晶体管包含所述串的选择栅极晶体管，并且被选择为不被擦除的所述可编程阈值晶体管包含虚拟的存储器单元。30.如权利要求16所述的方法，其中被选择为被擦除的所述可编程阈值晶体管包含所述串的一个或多个第一选择栅极晶体管，并且被选择为不被擦除的所述可编程阈值晶体管包含一个或多个第二选择栅极晶体管。
【专利摘要】当在具有NAND类型的结构的闪速型非易失性存储器进行擦除时，呈现了用于在选择的字线、可编程选择晶体管的选择线或这些的某种组合上禁止擦除的技术。沿着选择的控制线的电压初始地以在相应的输入线上的电平斜升，但是然后通过与阱结构电容耦合使其电压升高到擦除禁止电平。这些输入信号的电平随施加到阱结构的擦除电压斜升，但是具有基于控制线和阱之间的耦合比的延迟。
【IPC分类】G11C16/34, G11C16/14
【公开号】CN105719695
【申请号】CN201510815119
【发明人】K.S.M.路易, K.古延
【申请人】桑迪士克科技股份有限公司
【公开日】2016年6月29日
【申请日】2015年11月23日
【公告号】DE102015117496A1, US9361990, US20160180939