专利名称：一种于一硅覆绝缘层上形成掺杂区的方法
技术领域：
本发明提供一种于一硅覆绝缘层上形成掺杂区的方法，特别是一种可以使掺杂区离子浓度呈极陡退化(Super Steep Retrograde，SSR)分布曲线的制作方法。
硅覆绝缘层是一种与CMOS的隔离有关的新技术，它的原理是在基底表面形成一介电层，再于介电层上形成一硅层，使得用以制作CMOS元件的硅层与基底之间有一介电层加以隔开，进而消除CMOS晶体管中常发生的闭锁(latch-up)现象。
请参考
图1至图5，图1为传统的硅覆绝缘层构造的示意图，在基底10上方依序包含有一介电层12以及一硅层14构成一硅覆绝缘层。图2至图5为传统的于硅覆绝缘层上形成掺杂区的方法示意图。传统的方法是先于硅层14的一预定位置形成一浅沟隔离16并穿达至介电层12。随后如图2所示，于硅层14的预定N型井区域上方形成一介电层18或一光阻层(未显示)作为硬罩幕，对硅层14的预定P型井区域进行离子植入20制作工艺，形成一P型井22的掺杂区，如图3所示。
然后如图4所示，去除介电层18，并于硅层14的P型井22区域上方形成一介电层24或一光阻层(未显示)作为硬罩幕，接着对预定N型井区域进行离子植入26制作工艺，形成一N型井28的掺杂区。最后如图5所示，去除介电层24，以完成于硅覆绝缘层上制作掺杂区的制作工艺。
请参考图6，图6为先利用传统的方法完成硅覆绝缘层上掺杂区的制作后，再制作于N型井中的PMOS晶体管示意图。请参考图7及图8，图7为图6中沿2-2＇切线方向的掺质浓度分布图。图8为图6中沿3-3＇切线方向的掺质浓度分布图。由于硅覆绝缘层上的P型井22以及N型井28是分别用来制备各式NMOS以及PMOS晶体管，以逐步构筑出各种超大规模集成电路(very large scale integration，VLSI)。因此如图7所示，由传统的制作于硅覆绝缘层上的PMOS晶体管延切线2-2＇并随深度递增所绘出的掺质浓度分布的实验数据可知，位于栅极34下方的MOS晶体管通道区域的掺杂浓度分布曲线(channel doping distribution)27系呈现一均匀分布的曲线，亦即在晶片表面接近栅极34的区域的掺质浓度仍相当高。
这种均匀的掺杂浓度分布将降低通道区域的电子或空穴的漂移率(mobility)，甚至导致短通道效应(short channel effect，SCE)。另外，由图8的掺质浓度分布曲线29可知，由于源极40与漏极42的掺质浓度通常较高，所以在源极40及漏极42与N型井28交接处的离子浓度明显陡峭降低，造成较大的界面电容(junction capacitance，Cj)，进而影响MOS晶体管的电性能表现。
本发明的主要目的在提供一种于一硅覆绝缘层上形成掺杂区的方法，以改变掺杂区中离子浓度的分布情形。
在本发明的最佳实施例中，首先于一硅覆绝缘(SOI)基底的硅层表面的一预定位置形成一浅沟隔离并穿达至该介电层，然后于该硅层上的第二区域表面形成一第二介电层作为硬罩幕(hard mask)，并利用热扩散法趋入离子以于该硅层上的第一区域形成一N型井或一P型井的掺杂区。接着去除该第二介电层，并于该硅层上的第一区域表面形成一第三介电层作为硬罩幕，利用热扩散法趋入离子以于该硅层上的第二区域形成一P型井或N型井的掺杂区。最后去除该第三介电层，并利用分子束磊晶成长、液相磊晶成长或气相磊晶成长等方式于该硅覆表面成长一厚度约为200埃(angstrom)磊晶层。
本发明制作掺杂区的方法主要系以一热扩散制作工艺，同时于形成掺杂区后的硅覆表面成长一磊晶层，而掺杂区中的离子会随时间扩散至磊晶层，因此可使离子浓度于磊晶层及硅层的分布情形呈极陡退化分布曲线，进而改善设于其中的MOS晶体管的电性表现。
本发明的主要目的在提供一种于一硅覆绝缘层上形成掺杂区的方法，以改变掺杂区中离子浓度的分布情形。请参考图9至图13，图9系为该硅覆绝缘层的构造示意图，图10至图13为本发明于硅覆绝缘层中制作掺杂区之法示意图。如图9所示，该硅覆绝缘层是设于一氧化铝(Al2O3)、氧化铝镧(LaAlO3)、氧化钛锶(SrTiO3)、石英(SiO2)、单晶硅或绝缘性氧化物构成的基底44上方，其包含一介电层46和一硅层48。
如图10所示，本发明是先于硅层48的一预定位置形成一浅沟隔离50并穿达至介电层46。接着如图11所示，于硅层48上的第二区域表面形成一介电层52作为硬罩幕，并利用一热扩散制作工艺54趋入P型离子，以于硅层48上的第一区域形成一掺杂区当作P型井56。然后去除介电层52，并于硅层48上的第一区域表面形成一介电层58作为硬罩幕，接着利用一热扩散制作工艺60趋入N型离子，以于硅层48上的第二区域形成一作为N型井62的掺杂区，如图12所示。其中各热扩散制作工艺54、60亦可分别以一离子布制作工艺所取代。
最后如图13所示，在去除介电层58之后，接着利用分子束磊晶成长、液相磊晶成长或气相磊晶成长等方式于硅层48表面成长一厚度约为200埃(angstrom)磊晶层64。
由于在形成磊晶层64时，该磊晶制作工艺的高温会将磊晶层64下方P型井56或N型井62中的掺质(dopants)扩散趋入磊晶层64中，完成掺杂。此外，新形成的磊晶层64亦使得该硅覆绝缘层表面具有一较完整的晶格结构，而且没有因为去除浅沟隔离(STI)制作工艺的垫氧化层(pad oxide)所残留的氧原子于磊晶层64中，进而使得后续形成于其上的栅极氧化层以及自行对准金属硅化物(salicide)具有一良好的品质。
相较于传统的在硅覆绝缘层中制作掺杂区的方法，由于本发明是先以热扩散制作工艺分别形成P型井与N型井的掺杂区后，接着再于硅层表面成长一厚度约为200埃(angstrom)磊晶层。随后利用掺杂区扩散至磊晶层的离子，来调整该硅覆绝缘层表面的离子浓度，因此离子浓度分布会呈现极陡退化分布曲线。此外，由于极陡退化分布系表示在晶片表面接近栅极的区域的掺质浓度降低，因此本发明的方法除了可提高MOS晶体管通道区域的电子或空穴漂移率，使MOS晶体管的电流传导速度加快外，亦可避免短通道效应(SCE)的发生，并且降低源极或漏极与并交接处的界面电容(junction capacitance，Cj)，提升MOS晶体管的整体电性。
以上所述仅本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
图6为传统的制作于硅覆绝缘层上的PMOS晶体管的示意图。
图7为图6中沿2-2＇切线方向的掺质浓度分布图。
图8为图6中沿3-3＇切线方向的掺质浓度分布图。
图9至图13为本发明于硅覆绝缘层制作掺杂区的方法示意图。附图的符号说明10基底 12介电层14硅层 16浅沟隔离18、24介电层 20P型井离子植入22P型井26N型井离子植入27、29掺质浓度分布曲线28N型井30栅极导电层32栅极氧化层 34栅极36侧壁子 38轻掺杂漏极40源极 42漏极44基底 46介电层48硅层 50浅沟隔离52、58介电层 54P型井离子扩散56P型井60N型井离子扩散62N型井64磊晶层
权利要求
1.一种于一硅覆绝缘层(silicon on insulaton，SOI)上形成掺杂区的方法，该SOI系设于一基底上，该SOI包含有一第一介电层，一硅层设于该第一介电层之上，以及一浅沟隔离(shallow trench isolation，STI)设于该硅层的一预定位置并穿达至该第一介电层，该方法包含有下列步骤利用一第一热扩散(diffusion)法趋入离子以于该硅层上的第一区域形成一第一导电形式的掺杂区；利用一第二热扩散法趋入离子以于该硅层上的第二区域形成一第二导电形式的掺杂区；以及于该硅层表面成长一磊晶(epitaxy)层。
2.如权利要求1的方法，其中该基底系为一氧化铝(Al2O3)、氧化铝镧(LaAlO3)、氧化钛锶(SrTiO3)、石英(SiO2)、单晶硅或绝缘性氧化物基底。
3.如权利要求1的方法，其中该第一导电形式的掺杂区系为一N型井(N-well)，而该第二导电形式的掺杂区系为一P型井(P-well)。
4.如权利要求1的方法，其中该第一导电形式的掺杂区系为一P型井，而该第二导电形式的掺杂区系为一N型井。
5.如权利要求1的方法，其中形成该第一导电形式的掺杂区以及该第二导电形式的掺杂区的方法另包含有下列步骤于该硅层上的第二区域表面形成一第二介电层；以该第二介电层作为硬罩幕(hard mask)，将第一导电形式的离子趋入于该硅层上的第一区域内以形成该第一导电形式的掺杂区；去除该第二介电层；于该硅层上的第一区域表面形成一第三介电层；以该第三介电层作为硬罩幕，将第二导电形式的离子趋入于该硅层上的第二区域内以形成该第二导电形式的掺杂区；以及去除该第三介电层。
6.如权利要求1的方法，其中该磊晶层系利用分子束磊晶成长、液相磊晶成长或气相磊晶成长等方式所形成。
7.如权利要求1的方法，其中该磊晶层的厚度约为200埃(angstrom)。
8.一种于一硅覆绝缘层(SOI)上形成掺杂区的方法，该SOI系设于一基底上，该SOI包含有一介电层，一硅层设于该介电层之上，以及一浅沟隔离(STI)设于该硅层的一预定位置并穿达至该介电层，该方法包含有下列步骤于该硅层上形成一第一导电形式的掺杂区以及一第二导电形式的掺杂区；以及于该硅层表面成长一磊晶层。
9.如权利要求8的方法，其中该基底系为一氧化铝(Al2O3)、氧化铝镧(LaAlO3)、氧化钛锶(SrTiO3)、石英(SiO2)、单晶硅或绝缘性氧化物基底。
10.如权利要求8的方法，其中该第一导电形式的掺杂区系为一N型井(N-well)，而该第二导电形式的掺杂区系为一P型井(P-well)。
11.如权利要求8的方法，其中该第一导电形式的掺杂区系为一P型井，而该第二导电形式的掺杂区系为一N型井。
12.如权利要求8的方法，其中该硅层上包含有一第一区域，用来形成该第一导电形式的掺杂区，以及一第二区域，用来形成该第二导电形式的掺杂区，形成该第一导电形式的掺杂区以及该第二导电形式的掺杂区的方法包含有下列步骤于该第二区域表面形成一第一罩幕(mask)；对该第一区域进行掺杂(doping)，以形成该第一导电形式的掺杂区；去除该第一罩幕；于该第一区域表面形成一第二罩幕；对该第二区域进行掺杂，以形成该第二导电形式的掺杂区；以及去除该第二罩幕。
13.如权利要求12的方法，其中该掺杂系为一热扩散制作工艺，而该第一罩幕以及该第二罩幕由介电层所构成。
14.如权利要求12的方法，其中该掺杂系为一离子植入(ion implantation)制作工艺。
15.如权利要求8的方法，其中该磊晶层系利用分子束磊晶成长、液相磊晶成长或气相磊晶成长等方式所形成。
16.如权利要求8的方法，其中该磊晶层的厚度约为200埃(angstrom)。
全文摘要
本发明提供一种于一硅覆绝缘层(silicon oninsulator,SOI)上形成掺杂区的方法。该硅覆绝缘层包含有一介电层以及一硅层设于该介电层之上。该方法是先于该硅层的一预定位置形成一浅沟隔离(shallow trench isolation,STI)并穿达至该介电层,然后利用热扩散(diffusion)法趋入离子,以分别于该硅层上的第一区域形成一N型井(N－well)或一P型井(P－well)的掺杂区。接着利用热扩散法趋入离子以于该硅层上的第二区域形成一P型井或N型井的掺杂区。最后于该硅层表面利用分子束磊晶成长、液相磊晶成长或气相磊晶成长等方式成长一厚度约为200埃(angstrom)磊晶(epitaxy)层。
文档编号H01L21/70GK1367526SQ0110300
公开日2002年9月4日 申请日期2001年1月23日 优先权日2001年1月23日
发明者叶文冠, 曾华洲, 刘键 申请人:联华电子股份有限公司