专利名称：藉利用硅化物生长掺杂物雪耙效应于装置中形成陡接面的制作方法
技术领域：
本发明一般而言系有关半导体技术，更明确地说系有关藉由硅化物生长掺杂物的雪耙(snowplow effect)效应使半导体装置硅化以形成陡接面(abrupt junctions)。
背景技术：
集成电路系由数百至数百万个单独组件所构成。一个普通组件为半导体晶体管。目前所使用的最普通且重要的半导体技术系以硅为主，而最佳的以硅为主的半导体装置为金属氧化物半导体(“MOS”)晶体管。
晶体管含有在硅衬底上的栅极电介质上的栅极电极(通常为多晶硅)。在多晶硅栅极的两侧上的硅衬底系藉由硼或磷或其它杂质原子的离子注入而掺杂至硅衬底的表面中，因而变成导电者。硅衬底的这些掺杂区域称为浅源极/漏极接面(shallow source/drain junctions)，其系以在多晶硅栅极之下的信道区域予以分开。
在多晶硅栅极的侧面上的称为”侧壁间隔壁(side wall spacer)”的氧化硅或氮化硅间隔壁可再额外掺杂沉积以形成浅源极/漏极接面的更为重度掺杂的区域，其被称为”深源极/漏极接面”。此浅及深源极/漏极接面统称为”S/D接面”。
为了完成晶体管，沉积氧化硅介电层以覆盖栅极、间隔壁、及硅衬底。为了提供晶体管的电性连接，在氧化硅介电层中蚀刻对多晶硅栅极及S/D接面的开孔。以金属填充开孔以形成电性接点。为了完成集成电路，在介电材料的其它平面至介电材料之外部中使接点连接于配线的其它平面。
随着晶体管的尺寸变小，发现到金属接点与硅衬底或多晶硅间的电阻增加至对晶体管的性能造成负面冲击的程度。为了降低电阻，在金属接点与硅衬底或多晶硅之间形成过渡材料。已发现最佳的过渡材料为硅化钴(CoSi2)及硅化镍(NiSi2)。
硅化物系藉由首先在S/D接面及多晶硅栅极的上的硅衬底上施加钴(Co)或镍(Ni)的薄层予以形成。在低于800℃的温度对半导体晶圆施加一个或多个退火步骤而此造成钴或镍与硅及多晶硅选择性地反应以形成金属硅化物。此制程通常称为”硅化”(siliciding)。
随着那些电路的复杂度及封装密度持续增加，则使用于集成电路中的晶体管相对应地要做的更小。那些晶体管使用p-n接面，其系藉由在选择的区域中控制导入一种或多种掺杂物物种而在半导体衬底中形成。现代，尺度下降，高性能的装置需要这些接面为浅且陡者。
当藉由离子注入形成该些接面时，该接面在衬底中具有由离子注入参数及衬底性质所决定的离子分布图案或掺杂浓度图形(profile)。该种离子分布在其边缘具有有限的锐度或陡度。然后当掺杂物进行热退火以使其在衬底中呈电性活性时陡度会缓和。掺杂物浓度图形的该种有限的陡度，尤其是掺杂物浓度图形的活性部分的有限的陡度，将使该种装置的尺度性达到非常小尺寸时造成限制。
为使源极及漏极接面的活性掺杂浓度分布图尖锐化已有各种方法。这些包含掺杂区域的预非晶形化(preamorphized)部分的固相外延再生长，以及藉由雷射的该区域的浅且快速的熔化。在该两种情形下，所达成的在接面的活性掺杂物浓度图形变得比初始注入时的浓度图形更为尖锐。然而，这些是复杂的制程而有本质上的限制，而无法完全符合较佳且改良的解决的道的需求。
长期以来寻求该问题的解决的道，但先前的研发尚未教示或建议解决的道，因此，这些问题的解决的道长期以来困惑着熟习此项技艺人士。
发明内容
本发明系提供具有陡接面的装置，及其形成方法。在半导体衬底上形成栅极电介质(gate dielectric)，且在栅极电介质上形成栅极。在邻近于栅极及栅极电介质的半导体衬底上形成侧壁间隔壁。藉由在邻近于侧壁间隔壁的半导体衬底上选择性外延成长以形成加厚层。在加厚层的至少一部分中形成隆起的源极/漏极掺杂物注入区域。在隆起的源极/漏极掺杂物注入区域的至少一部分中形成硅化物层以在硅化物层之下形成源极/漏极区域，其富含来自硅化物层的掺杂物。在硅化物层上沉积介电层，然后在介电层中形成硅化物层的接点。此方法因此提供高度效率且经济的离子注入及形成陡、浅、高浓度集成电路源极与漏极的硅化方法。
本发明的某些具体实例具有除了那些上述者以外或取代那些上述者的其它优点。由参照随附的图式阅读以下的详细说明，这些优点对熟习此项技艺人士而言将是显而易知者。
图1为依据本发明制造之中间阶段的晶体管的图式。
图2为在沉积及蚀刻以形成侧壁间隔壁后的图1的结构。
图3为在半导体衬底的表面上形成加厚层后的图2的结构。
图4为在加厚层及半导体衬底的邻近顶部中于形成隆起的源极/漏极掺杂物注入区域的期间的图3的结构。
图5为在栅极及隆起的源极/漏极掺杂物注入区域上于形成金属层的期间的图4的结构。
图6为硅化物层形成期间的图5的结构。
图7为初始注入时的掺杂物浓度的轮廓的表示图。
图8为形成硅化物层及源极/漏极区域后掺杂物浓度的轮廓的表示图。
图9为在硅化物及侧壁间隔壁上沉积介电层后的图6的结构。
图10为在金属接点形成后的图9的结构；以及图11为依据本发明的装置形成方法的简化流程图。
具体实施例方式
在下述说明中，提供许多特定细节以彻底了解本发明。然而，熟习此项技艺人士将可清楚了解没有这些特定细节亦可实施本发明。为了避免模糊本发明，不详细揭露某些众所周知的构型及制程步骤。此外，还显示本装置的具体实例的图式为半图解式而无刻度，尤其，某些尺寸系为了清晰呈现而在图式中可能较为夸张。所有图式中所使用的相同数字系指相同组件。
本文所用”平行”一词系定义为平行于衬底或晶圆的平面。”垂直”一词系指垂直于刚才定义的平行的方向。用语，如”上”、”的上”、”以下”、”底部”、”顶部”、”侧面”(如”侧壁”)、”较高”、”较低”、”的上”，及”之下”，皆系相对于平行平面予以定义。
在集成电路装置的形成中，比例缩小装置(半导体装置)的源极/漏极(source/drain简写成“S/D”)接面非常浅。因此其需要具有非常陡峭的掺杂物浓度图形以达致高性能。如本文所教示，已发现可产生比初始注入掺杂物的浓度图形更为陡峭的掺杂物浓度图形。
如本发明所教示，利用自生长硅化物来作掺杂物的排斥使掺杂物浓度图形陡峭。更明确地说，硅化物生长进入硅中至S/D接面注入区域中。当硅化物生长进入至硅中时，硅化物排斥硅中的掺杂物而使掺杂物沿着硅化物的正前方推进。掺杂物的排斥系由于掺杂物在硅化物中有限的固体溶解度，以及在硅化物-硅界面的其相关的离析所致。
在一具体实例中，晶体管系以首先藉由具有选择性外延生长(“SEG”或”epi”)予以加厚的S/D区域予以形成。然后藉由以所要的掺杂物例如，砷(As)或硼(B)初始浓度予以注入而在加厚的S/D区域中以形成S/D区域。然后部分的掺杂物因在选择性外延生长层的上方生成例如硅化钴(CoSi2)或硅化镍(NiSi)的硅化物而雪耙化。当硅化物向下生长进入至硅中时，其将过多的掺杂物注入至其正前方的硅中。
现在参照图1，其中显示半导体装置，尤其是依据本发明制造之中间阶段的晶体管100。
为了形成此中间阶段，在如硅的材料的半导体衬底102上已沉积如氧化硅的栅极电介质层，及如多晶硅的导电性栅极层。将这些层图案化及蚀刻以形成栅极电介质104及栅极106。
现在参照图2，其中显示在侧壁间隔壁层，通常是氮化硅沉积及蚀刻以形成侧壁间隔壁200后的图1的结构。侧壁间隔壁200防止从短路的S/D区域606及608(参见图6)以及栅极106的选择性外延生长(参见下一段落)。如可见者，侧壁间隔壁200相当薄，而可使S/D区域606及608非常接近于栅极106的边缘(如图6所说明者)。
现在参考图3，其中显示在邻近于侧壁间隔壁200及栅极106的半导体衬底102的表面上藉由加厚层300的SEG后形成图2的结构。该加厚层300提升邻近于侧壁间隔壁200及栅极106的半导体衬底表面的水平或高度，提供此处邻近隆起结构的形成。
现在参照图4，其中显示于掺杂物离子注入400以形成该种隆起结构期间的图3的结构。尤其，该掺杂物离子注入400在加厚层300(图3)及半导体衬底102的邻近顶部中形成隆起的S/D掺杂物注入区域402及404。栅极106及侧壁间隔壁200系作为隆起的S/D掺杂物注入区域402及404形成时的光罩。掺杂物离子注入400后接着高温退火(例如，高于700℃)以活化隆起的S/D掺杂物注入区域402及404中所注入的杂质原子。
可使用于隆起的S/D掺杂物注入区域402及404的掺杂物包含用于NMOS装置的砷(As)、磷(P)，及锑(Sb)，以及用于PMOS装置的硼(B)及铟(In)。
现在参照图5，其中显示分别在栅极106上及隆起的S/D掺杂物注入区域402及404上形成金属层502的沉积制程500。例如，正如适当选择掺杂物一样，金属层502可由钴(Co)、镍(Ni)、钛(Ti)、铪(Hf)、或铂(Pt)所形成。
现在参照图6，其中显示依据本发明形成硅化物层600、602，及604。硅化物层600、602，及604系分别藉由进入至栅极106与隆起的S/D掺杂物注入区域402(图5)及404(图5)的硅材料中的金属层502(图5)的热硅化而形成。在热硅化退火后，以习知方式蚀去金属层502所留下的任何残留金属。
当硅化物向下生长进入至隆起的S/D掺杂物注入区域402及404中时，其将过多的掺杂物自先前的掺杂物离子注入400(图4)注入在向下生长的硅化物层602及604之前方的硅中。此发生的原因系因掺杂物在硅化物中的溶解度远小于掺杂物在硅中的溶解度。结果，在硅化物层602及604之下的S/D掺杂物注入区域402及404的残留部分，变成高度富含掺杂物。然后在硅化物层602及604之下的这些S/D掺杂物注入区域402及404的残留部分变成晶体管100的个别S/D区域606及608。
S/D区域606及608不仅具有高度富含来自硅化物层的掺杂物的长处，而且亦具有非常浅的长处。因此，其呈现陡状，非常陡峭的掺杂物浓度图形，比初始注入及退火时的掺杂物浓度图形更为陡峭，同样地比缺乏来自硅化物层的富含掺杂物的掺杂物浓度图形更为陡峭。此较为陡峭的掺杂物浓度图形系使浅、比例缩小半导体装置呈现高性能所需的掺杂物浓度图形。
现在参照图7，其中显示在隆起的S/D掺杂物注入区域402及404中当初始注入及退火时的掺杂物浓度的图形700的表示图。如习知所了解般，垂直轴(标示为”浓度”)表示掺杂物浓度，而平行轴(标示为”d”)表示隆起的S/D掺杂物注入区域402及404的表面以下的深度。
现在参照图8，其中显示类似于图7的随硅化物层602及604，以及S/D区域606及608形成后的掺杂物浓度的图形800的表示图。
在一具体实例中，于足够低的温度下进行与图6有关所述的硅化，而进入至S/D区域606及608中的掺杂物离析(dopant segregation)或雪耙效应(polowing effect)主宰S/D区域606及608本身的硅内的任何掺杂物扩散。此保持及锐化在S/D区域606及608中的掺杂物分布。事实上，藉由保持足够低的硅化温度，可保持S/D区域及邻近的硅衬底内基本上不会有掺杂物扩散。
加厚层(图3)的epi沉积可使硅化物层602(图6)及604(图6)厚甚多，因此减轻寄生的S/D电阻。因此，epi沉积较佳应尽可能厚以产生相对应厚的硅化物。另一方面，epi沉积不能太厚否则可能造成与栅极106的过多电容。
一般相信本发明的优点为当硅化物生长时，其可将超过刚好过量的掺杂物注入其前方的硅中。其亦可将空隙注入其前方的硅中，此改善掺杂物终结在硅晶格的取代位置中的机会，因此变成被活化。结果，不仅得到更陡峭且更富含的掺杂物分布，而且掺杂物活化亦可更为完全。
现在参照图9，其中显示在硅化物600、602、和604，及侧壁间隔壁200上介电层900沉积后的图6的结构。该介电层900系以已知的方式予以沉积且可由，例如，具有适合于现有可应用的介电常数的适合的已知材料所组成。
现在参照图10，其中显示在金属接点1000、1002，及1004形成后的图9的结构。金属接点1000、1002，及1004系分别电性连接于硅化物层600、602，及604，以及分别电性连接于栅极106以及S/D区域606及608。
在各种具体实例中，金属接点1000、1002，及1004系由金属如钽(Ta)、钛(Ti)、钨(W)、及其合金，及其化合物所制成。在其它具体实例中，金属接点1000、1002，及1004系由金属如铜(Cu)、金(Au)、银(Ag)、及其合金、及其化合物，以及其与一种或多种在其周围具有扩散阻隔的上述元素的组合所制成。
现在参照图11，其中显示依据本发明的方法1100的简化流程图。该方法1100包含在步骤1102中提供半导体衬底；在步骤1104中在半导体衬底上形成栅极电介质；在步骤1106中在栅极电介质上形成栅极；在步骤1108中在邻近于栅极及栅极电介质的半导体衬底上形成侧壁间隔壁；在步骤1110中在邻近于侧壁间隔壁的半导体衬底上藉由选择性外延生长形成加厚层；在步骤1112中在加厚层的至少一部分中形成隆起的源极/漏极掺杂物注入区域；在步骤1114中在隆起的源极/漏极掺杂物注入区域的至少一部分中形成硅化物层以形成硅化物层之下的源极/漏极区域，该源极/漏极区域富含来自硅化物层的掺杂物；在步骤1116中在硅物层上沉积介电层；以及在步骤1118中在介电层中形成对硅化物层的接触。
因此已发现本发明提供许多优点。例如，其完成一用于形成陡、浅、高浓度集成电路源极及漏极接面的高度效率且经济的离子注入及硅化方法。
另一优点为，当硅化物生长且将过多的掺杂物注入至其前方的硅中时，其亦可注入空隙，此可改善掺杂物终结在硅晶格的取代位置中的机会而变成被活化。
因此，已发现本发明的方法及所得的结构藉由使用硅化物生长掺杂物雪耙效应用以形成集成电路装置中的陡接面而具备重要且迄今不可得的解决的道、性能，及功能上的优点。
虽然本发明已针对特定的最佳模式予以说明，但应可了解征诸前述说明许多替代方案、修改，及变化对熟知此项技艺人士而言系显而易知者。因此，意欲包含落在所主张的保护范围内的所有该些替代方案、修改，及变化。迄今揭示于本文或显示于随附图式中的所有组件皆阐释为说明性且非限制性。
权利要求
1.一种形成装置(100)的方法(1100)，包括提供(1102)半导体衬底(102)；在半导体衬底(102)上形成(1104)栅极电介质(104)；在栅极电介质(104)上形成(1106)栅极(106)；在半导体衬底(102)上邻近于栅极(106)及栅极电介质(104)形成(1108)侧壁间隔壁(200)；在半导体衬底(102)上邻近于侧壁间隔壁(200)通过选择性外延生长形成(1110)加厚层(300)；在加厚层(300)的至少一部分中形成(1112)隆起的源极/漏极掺杂物注入区域(402，404)；在隆起的源极/漏极掺杂物注入区域(402，404)的至少一部分中形成(1114)硅化物层(602，604)以在硅化物层(602，604)之下形成源极/漏极区域(606，608)，该源极/漏极区域富含来自硅化物层(602，604)的掺杂物；在硅化物层(602，604)上沉积(1116)介电层(900)；以及在介电层(900)中形成(1118)对硅化物层(602，604)的接触(1002，1004)。
2.如权利要求1所述的方法(1100)，其中形成隆起的源极/漏极掺杂物注入区域(402，404)进一步包括将掺杂物注入至加厚层(300)及半导体衬底(102)的邻近顶部中。
3.如权利要求1所述的方法(1100)，其中在隆起的源极/漏极掺杂物注入区域(402，404)中形成硅化物层(602，604)进一步包括在隆起的源极/漏极掺杂物注入区域(402，404)上沉积金属层(502)；以及通过金属层(502)的热硅化进入至隆起的源极/漏极掺杂物注入区域(402，404)的材料中而形成硅化物层(602，604)。
4.如权利要求1所述的方法(1100)，其中在隆起的源极/漏极掺杂物注入区域(402，404)中形成硅化物层(602，604)以在其下形成富含来自硅化物层(602，604)的掺杂物的源极/漏极区域(606，608)进一步包括形成富含掺杂物分布(800)的源极/漏极区域(606，608)，该掺杂物分布(800)比初始注入时的掺杂物分布(700)更陡峭。
5.如权利要求1所述的方法(1100)，其中形成(1112)隆起的源极/漏极掺杂物注入区域(402，404)进一步包括将选自于由砷、磷、锑、硼、铟、及其组合所组成组群的掺杂物注入区域(402，404)中；以及形成(1114)硅化物层(602，604)进一步包括沉积选自于由钴、镍、钛、铪、铂、及其组合所组成组群的金属层(502)。
6.一种装置(100)，包括半导体衬底(102)；在半导体衬底(102)上的栅极电介质(104)；在栅极电介质(104)上的栅极(106)；在半导体衬底(102)上邻近于栅极(106)及栅极电介质(104)的侧壁间隔壁(200)；在半导体衬底(102)上邻近于侧壁间隔壁(200)的外延加厚层(300)；在外延加厚层(300)的至少一部分中的硅化物层(602，604)；在硅化物层(602，604)之下的富含来自硅化物层(602，604)的掺杂物的源极/漏极区域(606，608)；在硅化物层(602，604)上的介电层(900)；以及在介电层(900)中对硅化物层(602，604)的接触(1002，1004)。
7.如权利要求6所述的装置(100)，其中外延加厚层(300)及半导体衬底(102)的邻近顶部为掺杂物注入区域(402，404)。
8.如权利要求6所述的装置(100)，其中外延加厚层(300)中的硅化物层(602，604)进一步包括通过沉积金属层(502)的热硅化进入至掺杂物注入外延加厚层(300)中而形成的硅化物层(602，604)。
9.如权利要求6所述的装置(100)，其中富含来自硅化物层(602，604)的掺杂物的源极/漏极区域(606，608)具有掺杂物分布(800)，该掺杂物分布(800)比不具来自硅化物层(602，604)富含的掺杂物的分布(700)更陡峭。
10.如权利要求6所述的装置(100)，其中掺杂物为选自于由砷、磷、锑、硼、铟、及其组合所组成组群的材料；以及硅化物层(602，604)为选自于由钴、镍、钛、铪、铂、及其组合所组成组群的金属(502)的硅化物。
全文摘要
本发明系提供一种具有半导体衬底(102)的陡接面装置(100)的形成方法。在半导体衬底(102)上形成(1104)栅极电介质(104)，且在栅极电介质(104)上形成(1106)栅极(106)。在邻近于栅极(106)及栅极电介质(104)的半导体衬底(102)上形成侧壁间隙壁(200)。藉由在邻近于侧壁间隙壁(200)的半导体衬底(102)上选择性外延成长形成(1110)加厚层(300)。在加厚层(300)的至少一部分中形成(1112)隆起的源极/漏极掺杂物注入区域(402，404)。在隆起的源极/漏极掺杂物注入区域(402，404)的至少一部分中形成(1114)硅化物层(602，604)以在硅化物层(602，604)之下形成源极/漏极区域(606，608)，该源极/漏极富含来自硅化物层(602，604)的掺杂物。在硅化物层(602，604)上沉积介电层(900)，然后在介电层(900)中形成至硅化物层(602，604)的接触(1002，1004)。
文档编号H01L29/417GK1886838SQ200480035297
公开日2006年12月27日 申请日期2004年10月26日 优先权日2003年12月3日
发明者W·P·马斯扎拉 申请人:先进微装置公司