专利名称：存储器件，晶体管，存储单元，以及其制造方法
技术领域：
本发明涉及存储器件，存储单元，晶体管，以及制造这些使用SiC半导电材料的装置的方法。
背景技术：
在制造半导体器件中，在低漏电流和高驱动电流之间一般存在折中。呈现高带隙的半导电材料通常提供低的漏电流，相反，呈现低带隙的半导电材料通常提供相对高的驱动电流。元素硅呈现约1.1电子伏(eV)的带隙，其是提供可接受的驱动电流的相对低的带隙。然而，在特定应用例如存储器件中漏电流可能是一个问题。在存储器件中，频繁刷新可用来处理在这样的器件中与作为半导电材料的元素硅相关的漏电流。
在试图降低存储器件中的刷新频率的过程中，期望使用替换的呈现比元素硅高的带隙的半导电材料。然而，需要小心的是避免引入不同半导电材料的集成问题。不同的半导电材料可能导致显著的工艺变化和/或集成电路设计变化以适应不同电学特性和/或与器件中的其它材料的化学相互作用。除了存储器件以外，其它装置也可潜在地受益于当将较高带隙半导电材料并入存储器件中时所获知的教训。
发明内容
按照本发明的一个方面，存储器件包括半导电衬底，在该衬底上方的存储单元阵列，以及在衬底上方的包括存储单元寻址电路和存储单元读取电路的外围器件。各存储单元中的至少一些包括包含SiC的半导电衬底的碳化部分(carbonated portion)。至少一些外围器件不包括半导电衬底的任何碳化部分。
按照本发明的另一方面，存储器件形成方法包括提供半导电衬底，形成包含SiC的半导电衬底的碳化部分，在衬底上方形成存储单元阵列，以及在衬底上方形成包括存储单元寻址电路和存储单元读取电路的外围器件。各存储单元中的至少一些包括碳化部分。至少一些外围器件不包括碳化部分。
在本发明的另一方面中，晶体管包括半导电衬底，第一源/漏极，第二源/漏极，在第一和第二源/漏极之间的包括包含SiC的半导电衬底的碳化部分的沟道以及在操作上与该沟道的相对侧相关联的栅极。
在本发明的另一方面中，存储单元包括半导电衬底，在该半导电衬底中的第一晶体管源/漏区域，在该半导电衬底中的第二晶体管源/漏区域，以及在第一和第二源/漏区域之间的不包含SiC的晶体管沟道。存储节点结在第一源/漏区域上以及数字节点结在第二源/漏区域上。存储节点结和/或数字节点结包括包含SiC的半导电衬底的碳化部分。
本发明的优选实施例参照下列附图描述如下。
图1是半导体衬底的顶视图。
图2是根据本发明的一个方面在最初工艺步骤的图1所示的衬底的局部截面图。
图3是在接下来的工艺步骤的图2衬底的局部截面图。
图4是根据本发明的替代方面在最初工艺步骤的图1衬底的局部截面图。
图5是根据本发明的一个方面的包含SiC的晶体管的局部截面图。
图6和图7是根据本发明的另一方面的包含SiC的晶体管的局部透视图。
图8和图9是根据本发明的另一方面的包含SiC的晶体管的局部透视图。
图10是根据本发明的另一方面的包含SiC的晶体管的局部截面图。
图11是根据本发明的另一方面的包含SiC的晶体管的局部截面图。
图12是根据本发明的另一方面的包含SiC的晶体管的局部截面图。
图13是示出本发明的示范性应用的计算机的示意图。
图14是示出图13计算机的主板的具体特征的框图。
图15是根据本发明的示范性方面的电子系统的高级框图。
图16是根据本发明的一个方面的示范性存储器件的简化框图。
具体实施例方式 碳化硅(SiC)构成一种用于晶体管和存储器件的性能改善的有前景的材料。SiC，依赖于其特定形式，呈现与硅的1.1eV相比大于约3.0eV的带隙。同样，SiC产生非常低的本征载流子浓度，其大约在16阶量级、比硅的本征载流子浓度低。电荷载流子的热量产生直接对应于本征载流子浓度。由此，在SiC衬底中的漏电流与硅衬底中的漏电流相比几乎能被忽略。以前，金属氧化物半导体(MOS)功率器件和其它专用应用使用SiC。然而，在制造高质量SiC衬底中的技术挑战使得SiC对于商业应用例如逻辑电路和存储器来说相当地昂贵。在SiC外延生长方面的近来常规的改进提升了在商业晶体管和存储器件中考虑SiC用于衬底材料的可能性。即使如此，许多集成度问题是明显的。
在本文件的上下文中，术语“半导体衬底”或“半导电衬底”被限定为表示任何包括半导电材料的结构，包括，但不局限于体半导电材料例如半导电晶片(单独的或者是在其上包括其它材料的组装形式)，和半导电材料层(单独的或者是包括其它材料的组装形式)。术语“衬底”是指任何支撑结构，包括，但不局限于上面描述的半导电衬底。
对于立方形(C)和六角形(H)的SiC晶体结构存在三种多型(polytype)，即3C-SiC，4H-SiC，和6H-SiC，其呈现出如表1示出的略有差异的物理和电学性质。4H-SiC和6H-SiC代表对于半导体器件最普遍使用的多型。
表1 如可以从表1认识到的，至少由于其非常低的漏电流、允许高温操作的极好的散热、以及承受高电场的能力，SiC提供比硅优越的衬底材料。在其中这些因素起支配作用的应用中，SiC衬底提供优于硅衬底的巨大益处。即使如此，至少由于SiC衬底的可用性的缺乏(至少部分地由于高制造成本)、不可接受的缺陷密度、以及差的载流子迁移率，并入SiC作为存储器件和其它器件中的衬底材料没有获得多少进展。
在存储器件的存储器阵列区域内，与外围器件区域相比，差的载流子迁移率的重要性较小。也就是说，在存储器阵列区域内的主要因素是漏电流(尤其是在结处)，以及在次要程度上是器件速度。相反，在外围器件区域中，主要因素是器件速度，以及在次要程度上是漏电流。在存储器阵列区域中，漏电流至少部分地决定在存储器阵列中的器件的刷新之间的时间推移。因此，可通过提高每一刷新之间的时间来获得性能增强。
这里描述的本发明的该多个方面利用与硅相比SiC的明显不同的特性以前所未知的方式将SiC并入到晶体管和存储器件中。根据本发明的一个方面，存储器件包括半导电衬底，在该衬底上方的存储单元阵列，以及在衬底上方的包括存储单元寻址电路和存储单元读取电路的外围器件。独立存储单元中的至少一些包括包含SiC的半导电衬底的碳化部分。至少一些外围器件不包括任何半导电衬底的碳化部分。
图1示出具有存储器阵列区域16和环绕存储器阵列区域16的外围器件区域18的衬底10的顶视图。尽管在图1中，外围器件区域18位于衬底10的外围周围，但是术语“外围器件”主要是指这种器件的功能而不是仅仅指它的位置。常规地，包含存储单元的存储器件的“存储器阵列”部分位于支撑存储器件的衬底例如衬底10上的中央。于是，在其它器件中包括存储单元寻址电路和存储单元读取电路的“外围器件”，位于中心存储器阵列周围的外围中。然而，存储器阵列区域和外围器件区域的交替定位是可想象的并由这里描述的本发明的方面所包括。
在本发明的该方面中，包括在独立存储单元的至少一些中的包含SiC的半导电衬底的碳化部分可以被并入存储器件的很多种设计中。优选地，在阵列中的独立存储单元的每一个中的至少一个部件包括其中一个碳化部分。还优选地，外围器件中没有一个包括其中一个碳化部分。即使如此，当这样的优选优化性能增强的机会时，其它不太优选的构造也由本发明的该方面所包括并且还可以通过将SiC并入半导电材料中来获得一些可用的优势。
在大多数可被选择为包含SiC的部件中，碳化部分可以被导电掺杂。半导电衬底还可具有多种构造和成分。例如，半导电衬底可包括单晶硅。半导电衬底可包括外延硅。半导电衬底可以是体硅晶片的一部分或可以是绝缘体上半导体(SOI)构造的一部分。
如果给出用于将SiC并入到存储器件中的该多个机会，那么可以想到多个方法来完成这种并入。基本上，SiC可并入到提供可实现这里描述的优势中的至少一个的常规存储器件中的任何半导电衬底中。在SiC外延生长方面的近来常规的改进提出了用于将SiC并入到半导电衬底中的有前景的方法。碳离子注入和/或气体扩散到半导电衬底中，以及其它已知方法，提供了用于将SiC并入到半导电衬底中的替换方法。
四乙基硅烷(Tetraethyl silane)((TES)；8i(C2H5)4)构成一个合适的SiC外延生长的前体。TES在室温下是液体并容易结合到常规的互补金属氧化物半导体(CMOS)工艺流程中。在硅中从约0.2到约2.5原子％的碳的碳浓度可适于获得有利的SiC的特性。优选地，在硅中提供从约0.5到约1.5原子％的碳。
根据本发明的另一方面，存储器件形成方法包括提供半导电衬底，形成包含SiC的半导电衬底的碳化部分，在衬底上方形成存储单元阵列，以及在衬底上方形成包括存储单元寻址电路和存储单元读取电路的外围器件。独立存储单元中的至少一些包括碳化部分。至少一些外围器件不包括碳化部分。
形成碳化部分可包括在半导电衬底的存储器阵列区域和外围器件区域上方形成掩蔽层，从存储器阵列区域上方去除该掩蔽层，以及形成与存储器阵列区域接触的SiC层。该方法包括不形成与外围器件接触的SiC层以及从外围器件区域上方去除掩蔽层。
图2示出包括存储器阵列区域16和外围器件区域18的来自图1的衬底10的局部截面图。隔离12形成在衬底10中并且掩模14形成在隔离12和外围器件区域18的上方，目的是防止形成与外围器件区域18接触的SiC层。作为替换，掩模14可专门地形成在外围器件区域18上方并且还提供防止形成与外围器件区域18接触的SiC层的目的。氮化硅构成用于适合的掩模14的一种可能性。
形成掩模14之后，例如图3所示的SiC层8可形成为与存储器阵列区域16接触，但不与外围器件区域18接触。SiC层8与相应区域的选择性接触可通过在存储器阵列区域16上选择性生长和/或沉积SiC层8或者利用将SiC层8与外围器件区域18的接触分开的掩模14在衬底10上方非选择性地形成SiC层8来完成。在图3中SiC层8被示为在存储器阵列区域16上的添加材料。然而，SiC层8可代替地例如通过离子注入和/或气体扩散碳形成在衬底10内。在这种情况下，当SiC层8的添加材料增加衬底10的原始高度水平时，衬底10的高度水平可以不如同它在图3中那样增加。从隔离12和外围器件区域18上方去除掩模14以及SiC层8的任何部分提供了图3所示的结构。
作为替换方法，形成碳化部分可包括形成与半导电衬底的存储器阵列区域和外围器件区域接触的SiC层，从外围器件区域上方去除SiC层，以及在存储器阵列区域的至少一部分上保留SiC层。图4示出图1中的衬底10的局部截面图，且SiC层8形成在存储器阵列区域16和外围器件区域18上方。SiC层8没有被示出形成在隔离12上方，然而，依赖于形成SiC层8所选择的特定方法，SiC层8可以形成在其上。从外围器件区域18上方去除SiC层8产生图3所示的结构。正如可从这里并入SiC的特定器件的例子认识到的，替换方法可用来将SiC并入这样的器件中。
在半导电衬底上方包括存储单元阵列和外围器件的存储器件中，独立存储单元中的至少一些可在半导电衬底中包含平坦的SiC层。独立存储单元可包含晶体管，其包括在第一源/漏极、第二源/漏极、以及第一与第二源/漏极之间的沟道中的SiC层。图5示出可包括在存储单元阵列中的晶体管20的所选部件的局部截面图。晶体管20包括作为衬底10的一部分的SiC层22，源/漏区域28，和源/漏区域30以及在源/漏区域28、30之间的沟道29。栅电介质24形成在沟道29上方并且栅极26形成在栅电介质24上方。正如可以认识到的，衬底10的SiC层22包括在源/漏区域28，源/漏区域30，和沟道29中。晶体管20还包括形成在源/漏区域28内的存储节点结32和形成在源/漏区域30内的数字节点结34。显然，存储/数字节点结32和34包括源/漏区域28和30的SiC层22。
在本发明的另一方面中，随机存取存储器件包括硅衬底，在该衬底上方的存储单元阵列，以及在该衬底上方的包括存储单元寻址电路和存储单元读取电路的外围器件。独立存储单元的每一个包括在半导电衬底中的导电掺杂的平坦SiC层并且包括在第一源/漏极，第二源/漏极，以及在第一与第二源/漏极之间的沟道中包含SiC层的晶体管。外围器件中没有一个包括半导电衬底中的任何SiC层。
在本发明的另一方面中，晶体管包括半导电衬底，第一源/漏极，第二源/漏极，在第一和第二源/漏极之间的包括包含SiC的半导电衬底的碳化部分的沟道以及在操作上与该沟道的相对侧相关联的栅极。SiC被唯一提供在晶体管的沟道内，与在操作上跟沟道的单侧相关联的栅极相比，该晶体管具有在操作上与该沟道的相对侧相关联的栅极。与栅极位于沟道的单侧上的晶体管相比，SiC给这样的结构赋予了特殊的优点。
所谓的“3维”(3D)器件，例如FinFET和垂直晶体管，可以是栅极位于其沟道的相对侧上的晶体管的例子。因此，本发明的该方面的晶体管可包括垂直晶体管并且沟道在高度上位于第一源/漏极上方以及第二源/漏极在高度上位于沟道上方。该晶体管还可包括横向晶体管并且第一源/漏极、第二源/漏极、栅极、以及穿过沟道的电流路径中的每一个的某一部分共享一个公共高度水平。
该晶体管还可包括在栅极和沟道之间的栅电介质。沟道的SiC可位于最接近与栅电介质的界面的沟道外围内且不位于至少部分地被SiC环绕的沟道核心(channel core)之内。该沟道核心可从第一源/漏极延伸到第二源/漏极。SiC可具有从约50到约100埃的厚度。该晶体管可被包括在存储器件中，例如具有如上所述的不包括任何半导电衬底的碳化部分的外围器件的存储器件。
图6和7示出以鳍形沟道为特征的可被本领域普通技术人员称为“FinFET”的3D晶体管的透视图。3D晶体管40包括源极42，漏极46以及从源极42延伸到漏极46的沟道48。在沟道48上方的栅极44可被看作是在操作上与沟道48的相对侧相关联。值得注意的是，为了说明的目的，图6和7仅示出3D晶体管的所选部件并故意省去了其它部件，例如下面的半导电衬底，绝缘层，扩散区域等。而且，图6和7仅是3D晶体管的示例并且本领域技术人员已知的多种3D晶体管可有助于将SiC结合到这样的器件的沟道中。可以理解，3D晶体管40可形成在半导电衬底上，以便它包括横向晶体管，并且在3D晶体管40操作时，电流路径可穿过沟道48形成。源极42，漏极46，栅极44和穿过沟道48的电流路径中的每一个的某一部分可共享一个公共高度水平。
另外，图7示出了图6的3D晶体管40并且源极42被去除以揭示下面结构的细节。具体地，3D晶体管40包括位于栅极44和沟道48之间的栅电介质52。SiC材料50被提供在最接近与栅电介质52的界面的沟道外围内，且不位于至少部分地由SiC材料50包围的沟道核心内。该沟道核心从源极42延伸到漏极46。
与将SiC并入硅衬底相关联的一个难点是在SiC和Si之间的界面处的潜在应力和不兼容性可能产生缺陷及由此的漏电流。当缺陷(如果有的话)是在源/漏耗尽区域中时，这样的泄漏变得尤其显著。正如本领域技术人员已知的，在3D晶体管40中，源/漏耗尽区域可以位于沟道48与源极42和漏极46的界面周围。在图7中去除了源极42的情况下，其中源耗尽区域可以形成的沟道48的该部分被清楚地显示出来。如本领域技术人员进一步已知的，源耗尽区域的一部分可从沟道48/源极42界面延伸到沟道48中至由任何施加的偏压所决定的距离。源耗尽区域的另一部分可从沟道48/源极42界面延伸到源极42中至也由任何施加的偏压所决定的距离。常规地，对于从约200到约1600埃的总深度来说，耗尽区域在沟道48和源极42中延伸了从约100到约800埃。
不管怎样，耗尽区域可以离在外围SiC材料50和不包含SiC的沟道48的沟道核心之间的界面处的大多数缺陷(如果有的话)足够远，以使产生的任何缺陷可以是不太重要的。源极42或者漏极46附近的沟道48的任一端处的外围SiC材料50的一小部分可在耗尽区域内。然而，沿源极42和漏极46之间的沟道48的长度延伸的外围SiC材料50的本体有利地不在耗尽区域内。因此，即使在并入SiC在SiC/Si界面产生缺陷的情况下，仍可以借助图6和7示出的结构来提供包含SiC的沟道的益处。
图8和9示出垂直取向替代横向取向的3D晶体管60的透视图。如同上面关于3D晶体管40所讨论的，为了说明的目的，图8和9仅包括典型3D晶体管的所选部件。例如，3D晶体管60的整个构造不必是如图8和9所示的圆柱形的。另外，诸如源/漏极和沟道的所选部件可以是被限定在下面的半导电衬底内的集成部件而不是如所示的分立部件。3D晶体管60包括在高度上位于漏极66上方的沟道68和在高度上位于沟道68上方的源极62。栅极64在操作上与沟道68的相对侧相关联。在图9中，去除了源极62以揭示沟道68的具体结构。
与3D晶体管40的沟道48的相似性是明显的。例如，栅电介质72被提供在栅极64和沟道68之间。SiC材料70位于最接近栅电介质72和沟道68之间的界面的沟道68的外围内。SiC材料70不位于至少部分地由SiC材料70包围的沟道68的核心内。该沟道核心从源极62延伸到漏极66。另外，SiC材料70的本体不具有源/漏耗尽区域。
图6-9的3D晶体管40和60可根据任何用于这种目的的已知常规方法来产生和/或修改，除了SiC可被包括在与这里描述的方法相一致的这类器件的沟道中之外。除了指明的改变以外，几乎没有多少常规制造方法的修改被期望来适应SiC的并入。
在本发明的另一方面中，晶体管包括半导电衬底，第一源/漏极，第二源/漏极，以及被凹进到第一与第二源/漏极之间的半导电衬底中的栅极。包括包含SiC的半导电衬底的碳化部分的沟道在操作上与栅极的相对侧相关联。借助实例，栅电介质可位于栅极与沟道之间并且该沟道的SiC位于最接近与栅电介质的界面的沟道外围内。SiC可具有从约50到约100埃的厚度。
图12示出可包括在存储单元内的晶体管120。晶体管120包括作为半导体衬底122的一部分的SiC层130和形成在衬底122内的源/漏区域128。栅电介质124形成在SiC层130的上方并且栅极126形成在栅电介质124的上方。由于栅极126位于在衬底122中形成的凹进内，因此该栅极126被称为“凹进栅极”。晶体管沟道在源/漏区域128之间延伸通过衬底122并且包括SiC层130。SiC层130还被包括在源/漏区域128中。具有凹进栅极126的晶体管120代表了具有包含SiC的、在操作上与栅极的相对侧相关联的沟道的结构的一个例子。
凹进栅极器件的一个益处是对于给定的特征区域其提供更长的栅极长度。在相同特征区域内的典型的平面栅极可具有短得多的栅极长度。常规地，晶体管常常与栅电介质一起形成在呈现<100>晶向的单晶硅表面上。如本领域技术人员已知的，在<100>硅上形成栅电介质减少了晶体管的界面电荷密度。利用凹进栅极，只有正好与<100>面平行的凹进壁的一小部分具有<100>取向。代替地，依赖于它们的形状，这些凹进壁可以是<110>和其它取向。因此，对于凹进栅极器件可能导致增加的界面电荷密度。幸运的是，由于这里描述的SiC材料特性，根据本发明的该方面的包含SiC的沟道可有利地减少以另外方式增加的界面电荷密度。
在本发明的另一方面中，存储单元包括半导电衬底，在半导电衬底中的第一晶体管源/漏区域，在半导电衬底中的第二晶体管源/漏区域，以及在第一和第二源/漏区域之间的不包含SiC的晶体管沟道。存储节点结在第一源/漏区域上以及数字节点结在第二源/漏区域上。存储节点结和/或数字节点结包括包含SiC的半导电衬底的碳化部分。借助实例，如果存储节点结包含SiC，那么该SiC具有从约200到约500埃的厚度。如果数字节点结包含SiC，那么该SiC具有从约50到约150埃的厚度。包含SiC的存储和/或数字节点结可在相应源/漏区域的外延硅上。外延硅可以在高度上位于沟道上方，如在凸起的(raised)源/漏构造或其它构造中。
图10示出可以被包括在存储单元内的晶体管80。晶体管80包括半导电衬底78，形成在衬底78内的源/漏区域88，形成在衬底78内的源/漏区域90，以及在源/漏区域88和90之间的不包含SiC的晶体管沟道89。存储节点结94在源/漏区域90上并且数字节点结94在源/漏区域88上。特别地，存储节点结92包括也在源/漏区域90内的SiC层82。数字节点结94包括在源/漏区域88内的SiC层83。如由SiC层82和SiC层83的厚度的相对比较所示的，存储节点结92的SiC具有比数字节点结94的SiC大的厚度。对于与数字节点相比在存储节点处的较深的结，这样的厚度差适应一般优选。栅电介质84形成在沟道89的上方并且栅极86形成在栅介电层84的上方。
图11示出了可以被包含在存储单元内并包括与上面关于图10中的晶体管80讨论的那些相似的特征的晶体管100，并且类似的参考数字表示类似的部件。晶体管100包括凸起的源/漏极96，其包括在其中包含SiC的存储/数字节点结98。隔离物102将凸起的源/漏极96与栅极86分开。用于晶体管的特定常规构造通过硅的外延生长将凸起的源/漏极设置到在沟道上方的高度水平。给出了SiC的外延生长技术方面的近来的进展，这样的外延生长能与硅的外延生长相结合用于凸起的源/漏极。一旦达到外延硅的期望高度就可以改变生长工艺的工艺条件，以便另外的生长在凸起的源/漏极中提供SiC。
正如从这里的讨论可以认识到的，在存储/数字节点结中提供SiC以减小结泄漏的有益方面还可应用于在包含SiC的沟道的相对侧上具有栅极的晶体管，例如3D晶体管。相似地，包含SiC的存储/数字节点结可被包括在具有包括半导电衬底的碳化部分的存储单元阵列和不包括任何半导电衬底的碳化部分的外围器件的存储器件中。
依赖于本领域技术人员已知的用于将SiC并入存储/数字节点结中的工艺条件和方法，在源/漏区域中的SiC和Si之间的界面处可能引入缺陷。因此，这样添加的缺陷的缺点可能潜在地超过在存储/数字节点结中降低结泄漏的任何优点。同样，不能利用可利用包含SiC的沟道获得的性能增强的构造是不太期望的。虽然如此，在这里提供了由本发明的多个方面所包含的这样的实施例。
在节点结中提供SiC的可能的缺点包括增加的缺陷密度、较高的漏电流，如果缺陷不被控制的话，以及由于集成SiC导致的一些添加的处理复杂性。然而，可能的优势包括降低的结泄漏，如果缺陷被控制和/或其位置被优化的话，以及由于在SiC中存在碳的情况下较低的掺杂剂扩散而形成的较浅的结深度。浅结深度是源/漏区域中高度期望的改善以控制子阈值泄漏。
在沟道中提供SiC的可能的优点包括漏电流减小，大大降低的漏极引发势垒降低(drain-induced barrier lowering)(DIBL)，高偏压老化条件(高温度，高电场)的容限，降低低功率DRAM的阈值电压的能力，以及存取器件的进一步缩放比例(scaling)。如本领域技术人员已知的，DIBL指的是源极注入势垒相对于增加的漏极偏压的降低，并且是不期望有的，引起更大的泄漏。包含SiC的沟道能通过降低源极注入势垒对漏极偏压的依赖来降低DIBL。即使在高漏极偏压下，当与缺少SiC的沟道明显地相比时，源极注入势垒没有被降低。
降低漏电流可提供多种好处，其中之一包括允许阈值电压(Vt)和栅-源电压(Vgs)被降低用于低功率应用，包括DRAM。正如本领域技术人员已知的，降低Vt和Vgs以降低功率消耗的努力受到高漏电流的限制。因此，如果可以通过使用本发明的方面的包含SiC的沟道来降低漏电流，那么Vt和Vgs可被降低用于低功率DRAM。
图13借助实例而不是借助限制总体上示出了根据本发明的方面的计算机系统400的实施例。计算机系统400包括监视器401或者其它通信输出装置，键盘402或者其它通信输入装置，以及主板404。主板404能承载微处理器406或其它数据处理单元，以及至少一个存储器件408。存储器件408可包括上面描述的本发明的多个方面。存储器件408可包括存储单元阵列，并且这样的阵列可与用于访问该阵列中的独立存储单元的寻址电路耦接。另外，存储单元阵列可耦接到用于从存储单元读取数据的读取电路。寻址和读取电路可用来在存储器件408和处理器406之间传递信息。这在图14示出的主板404的框图中被示出。在这样的框图中，寻址电路被示为410以及读取电路被示为412。
在本发明的特定方面中，存储器件408可对应于存储模块。例如，单列直插存储模块(SIMM)和双列直插存储模块(DIMM)可用在利用本发明的教导的实施方式中。存储器件可并入到提供读取和写入该器件的存储单元的不同方法的多种设计中的任何一种中。一个这样的方法是页面模式操作。DRAM中的页面模式操作由访问存储单元阵列的行和随机访问阵列的不同的列的方法限定。存储在行与列交叉点的数据可在该列被访问的同时被读取和输出。
器件的替换类型是扩展数据输出(EDO)存储器，其允许在寻址列被关闭后存储在存储器阵列地址处的数据可用作输出。该存储器能够通过在不减少存储器输出数据在存储器总线上可用的时间的情形下允许较短的访问信号来增加一些通信速度。器件的其它替代类型包括SDRAM、DDR SDRAM、SLDRAM、VRAM和直接RDRAM，以及例如SRAM或快闪存储器的其它类型。
图15示出本发明的示例性电子系统700的多个实施例的高级组织的简化框图。系统700可对应于例如计算机系统，处理控制系统，或任何其它采用处理器及相关联的存储器的系统。电子系统700具有功能性元件，包括处理器或算术/逻辑单元(ALU)702，控制单元704，存储器件单元706和输入/输出(I/O)装置708。通常，电子系统700具有原生指令集，其规定了由处理器702对数据执行的操作以及其他在处理器702、存储器件单元706和I/O装置708之间的相互作用。控制单元704借助通过使指令从存储器件706中取出并被执行的一组操作连续地循环来协调处理器702、存储器件706和I/O装置708的所有操作。在多个实施例中，存储器件706包括但不局限于随机存取存储器(RAM)器件，只读存储器(ROM)器件，以及例如软盘驱动和光盘CD-ROM驱动的外围器件。本领域技术人员在阅读和理解本公开时将明白，根据本发明的多个方面能够制造所示出的电部件中的任何一个以包括DRAM单元。
图16是示例性电子系统800的多个实施例的高级组织的简化框图。系统800包括具有存储单元阵列804，寻址解码器806，行存取电路808，列存取电路810，用于控制操作的读/写控制电路812，以及输入/输出电路814的存储器件802。存储器件802进一步包括功率电路816，和传感器820，例如用于确定存储单元是在低阈值导通状态还是在高阈值非导通状态的电流传感器。所示出的功率电路816包括电源电路880，用于提供参考电压的电路882，用于为第一字线提供脉冲的电路884，用于为第二字线提供脉冲的电路886，以及用于为位线提供脉冲的电路888。该系统800还包括处理器822，或用于存储器存取的存储器控制器。
存储器件802经由布线或金属化线从处理器822接收控制信号824。存储器件802用来存储经由I/O线被存取的数据。本领域技术人员能够理解，可以提供另外的电路和控制信号，并且存储器件802被简化以有助于集中在本发明。处理器822或存储器件802中的至少一个可包括先前这里所描述的类型的存储器件中的电容器结构。
本公开的多个示出的系统旨在提供对用于本发明的电路和结构的多种应用的一般理解，并且不旨在用作使用根据本发明的方面的存储单元的电子系统的所有元件和特征的完整描述。本领域技术人员将理解，为了减少处理器与存储器件之间的通信时间，该多个电子系统可制造在单个封装的处理单元中，或甚至在单个半导体芯片上。
存储单元的应用可包括用于存储模块、器件驱动器、功率模块、通信调制解调器、处理器模块、以及专用模块的电子系统，并且可包括多层、多芯片模块。这样的电路还可以是多个电子系统的子部件，例如时钟，电视，蜂窝电话，个人电脑，汽车，工业控制系统，航空器，以及其它子部件。
依照法令，利用差不多详尽的语言关于结构和方法的特征描述了本发明。然而，应当理解，本发明不局限于所示和所描述的特定特征，因为这里公开的手段包括实施本发明的优选形式。因此在
适当阐明的所附权利要求的适当范围内，本发明以任何其形式或修改被要求。
权利要求
1、一种存储器件，包含
半导电衬底；
在衬底上方的存储单元阵列，独立存储单元中的至少一些包括包含SiC的半导电衬底的碳化部分；以及
在衬底上方的包括存储单元寻址电路和存储单元读取电路的外围器件，至少一些外围器件不包括任何半导电衬底的碳化部分。
2、权利要求1的器件，其中碳化部分被导电掺杂。
3、权利要求1的器件，其中独立存储单元的每一个中的至少一个部件包括其中一个碳化部分。
4、权利要求1的器件，其中外围器件中没有一个包括其中一个碳化部件。
5、权利要求1的器件，其中半导电衬底包括单晶硅。
6、权利要求1的器件，其中半导电衬底包括外延硅。
7、权利要求1的器件，其中独立存储单元中的至少一些包含半导电衬底中的平坦SiC层以及在第一源/漏极、第二源/漏极、和第一与第二源/漏极之间的沟道中包括该SiC层的晶体管。
8、权利要求1的器件，其中独立存储单元中的至少一些包含晶体管，其包括
第一源/漏极；
第二源/漏极；
在第一和第二源/漏极之间包含其中一个碳化部分的沟道；以及
在操作上与该沟道的相对侧相关联的栅极。
9、权利要求8的器件，其中所述晶体管包含沟道在高度上位于第一源/漏极上方以及第二源/漏极在高度上位于沟道上方的垂直晶体管。
10、权利要求8的器件，其中所述晶体管包含第一源/漏极、第二源/漏极、栅极、和通过沟道的电流路径中的每一个的某一部分共享一个公共高度水平的横向晶体管。
11、权利要求8的器件，进一步包含在栅极和沟道之间的栅电介质，沟道的SiC位于最接近与栅电介质的界面的沟道外围内并且不位于至少部分地由SiC包围的沟道核心内，该沟道核心从第一源/漏极延伸到第二源/漏极。
12、权利要求1的器件，其中独立存储单元中的至少一些包含晶体管，其包括
第一源/漏极；
第二源/漏极；
在第一和第二源/漏极之间凹进到半导电衬底中的栅极；以及
在操作上与栅极的相对侧相关联的包含其中一个碳化部分的沟道。
13、权利要求1的器件，其中独立存储单元中的至少一些包含
在半导电衬底中的第一晶体管源/漏区域；
在半导电衬底中的第二晶体管源/漏区域；
在第一和第二源/漏区域之间不包含SiC的晶体管沟道；以及
在第一源/漏区域上的存储节点结和在第二源/漏区域上的数字节点结，该存储节点结和/或数字节点结包括其中一个碳化部分。
14、权利要求13的器件，其中如果存储节点结包含碳化部分，那么SiC具有从约200到约500埃的厚度，以及如果数字节点结包含碳化部分，那么SiC具有从约50到约150埃的厚度。
15、权利要求13的器件，其中包含碳化部分的存储和/或数字节点结在相应源/漏区域的外延硅上，该外延硅在高度上位于沟道上方。
16、由DRAM、SRAM、或快闪存储器所包括的权利要求1的器件。
17、一种随机存取存储器件，包含
硅衬底；
在衬底上方的存储单元阵列，独立存储单元中的每一个包括在半导电衬底中的导电掺杂的平坦SiC层以及包括晶体管，该晶体管在第一源/漏极、第二源/漏极、以及在第一与第二源/漏极之间的沟道中包括该SiC层；以及
包括在衬底上方的存储单元寻址电路和存储单元读取电路的外围器件，所述外围器件中没有一个包括半导电衬底中的任何SiC层。
18、权利要求17的器件，其中半导电衬底包括单晶硅。
19、权利要求17的器件，其中半导电衬底包括外延硅。
20、一种晶体管，包含
半导电衬底；
第一源/漏极；
第二源/漏极；
在第一和第二源/漏极之间包括包含SiC的半导电衬底的碳化部分的沟道；以及
在操作上与沟道的相对侧相关联的栅极。
21、权利要求20的晶体管，其中所述晶体管包含沟道在高度上位于第一源/漏极上方以及第二源/漏极在高度上位于沟道上方的垂直晶体管。
22、权利要求20的晶体管，其中所述晶体管包含第一源/漏极、第二源/漏极、栅极、和通过沟道的电流路径中的每一个的某一部分共享一个公共高度水平的横向晶体管。
23、权利要求20的晶体管，进一步包含在栅极和沟道之间的栅电介质，沟道的SiC位于最接近与栅电介质的界面的沟道外围内并且不位于至少部分地由SiC包围的沟道核心内，该沟道核心从第一源/漏极延伸到第二源/漏极。
24、权利要求23的晶体管，其中SiC具有从约50到约100埃的厚度。
25、由存储器件所包括的权利要求20的晶体管。
26、由DRAM、SRAM、或快闪存储器所包括的权利要求25的晶体管。
27、一种晶体管，包含
半导电衬底；
第一源/漏极；
第二源/漏极；
在第一和第二源/漏极之间凹进到半导电衬底中的栅极；以及
在操作上与栅极的相对侧相关联的包括包含SiC的半导电衬底的碳化部分的沟道。
28、权利要求27的晶体管，进一步包括在栅极和沟道之间的栅电介质，沟道的SiC位于最接近与栅电介质的界面的沟道外围内。
29、权利要求28的晶体管，其中SiC具有从约50到约100埃的厚度。
30、由存储器件所包括的权利要求27的晶体管。
31、由DRAM、SRAM、或快闪存储器所包括的权利要求30的晶体管。
32、一种存储单元，包含
半导电衬底；
在半导电衬底中的第一晶体管源/漏区域；
在半导电衬底中的第二晶体管源/漏区域；
在第一和第二源/漏区域之间不包含SiC的晶体管沟道；以及
在第一源/漏区域上的存储节点结和在第二源/漏区域上的数字节点结，该存储节点结和/或数字节点结包括包含SiC的半导电衬底的碳化部分。
33、权利要求32的单元，其中如果存储节点结包含SiC，那么SiC具有从约200到约500埃的厚度，并且如果数字节点结包含SiC，那么SiC具有从约50到约150埃的厚度。
34、权利要求32的单元，其中包含SiC的存储和/或数字节点结在相应源/漏区域的外延硅上，该外延硅在高度上位于沟道上方。
35、由DRAM、SRAM、或快闪存储器所包括的权利要求32的单元。
36、一种存储器件形成方法，包含
提供半导电衬底；
形成包含SiC的半导电衬底的碳化部分；
在衬底上方形成存储单元阵列，独立存储单元中的至少一些包括所述碳化部分；以及
在衬底上方形成包括存储单元寻址电路和存储单元读取电路的外围器件，至少一些外围器件不包括所述碳化部分。
37、权利要求36的方法，进一步包含导电掺杂所述碳化部分。
38、权利要求36的方法，其中形成碳化部分包含
在半导电衬底的存储器阵列区域和外围器件区域的上方形成掩蔽层；
从存储器阵列区域上方去除掩蔽层；
形成与存储器阵列区域接触但不与外围器件区域接触的SiC层；以及
从外围器件区域上方去除掩蔽层。
39、权利要求38的方法，其中掩蔽层包含氮化硅。
40、权利要求36的方法，其中形成碳化部分包括
形成与半导电衬底的存储器阵列区域及外围器件区域接触的SiC层；以及
从外围器件区域上方去除SiC层并在存储器阵列区域的至少一部分上保留SiC层。
41、权利要求36的方法，其中形成碳化部分包含在半导电衬底上的SiC外延生长。
42、权利要求38的方法，其中形成碳化部分包含将碳离子注入和/或气体扩散到半导电衬底中。
43、权利要求36的方法，其中独立存储单元的每一个中的至少一个部件包括其中一个碳化部分。
44、权利要求36的方法，其中外围器件中没有一个包括其中一个碳化部分。
45、权利要求36的方法，其中半导电衬底包含单晶硅。
46、权利要求36的方法，其中半导电衬底包含外延硅。
47、权利要求36的方法，其中形成独立存储单元中的至少一些包含形成在半导电衬底中的平坦SiC层和在第一源/漏极、第二源/漏极、以及在第一与第二源/漏极之间的沟道中包括该SiC层的晶体管。
48、权利要求36的方法，其中形成独立存储单元中的至少一些包含形成晶体管以包括
第一源/漏极；
第二源/漏极；
在第一和第二源/漏极之间包含其中一个碳化部分的沟道；以及
在操作上与沟道的相对侧相关联的栅极。
49、权利要求48的方法，其中形成晶体管包含形成沟道在高度上位于第一源/漏极上方以及第二源/漏极在高度上位于沟道上方的垂直晶体管。
50、权利要求48的方法，其中形成晶体管包含形成第一源/漏极、第二源/漏极、栅极、和通过沟道的电流路径中的每一个的某一部分共享一个公共高度水平的横向晶体管。
51、权利要求48的方法，进一步包含在栅极和沟道之间形成栅电介质，沟道的SiC位于最接近与栅电介质的界面的沟道外围内并且不位于至少部分地由SiC包围的沟道核心内，该沟道核心从第一源/漏极延伸到第二源/漏极。
52、权利要求36的方法，其中形成独立存储单元中的至少一些包含形成晶体管以包括
第一源/漏极；
第二源/漏极；
在第一和第二源/漏极之间凹进到半导电衬底中的栅极；以及
在操作上与栅极的相对侧相关联的包含其中一个碳化部分的沟道。
53、权利要求36的方法，其中形成独立存储单元中的至少一些包括
在半导电衬底中形成第一晶体管源/漏区域；
在半导电衬底中形成第二晶体管源/漏区域；
在第一和第二源/漏区域之间形成不包含SiC的晶体管沟道；以及
形成在第一源/漏区域上的存储节点结和在第二源/漏区域上的数字节点结，该存储节点结和/或数字节点结包括其中一个碳化部分。
54、权利要求53的方法，其中如果存储节点结包含碳化部分，那么SiC被形成为从约200到约500埃的厚度，并且如果数字节点结包含碳化部分，那么SiC被形成为从约50到约150埃的厚度。
55、权利要求53的方法，其中包含SiC半导电衬底的存储和/或数字节点结形成在相应源/漏区域的外延硅上，该外延硅在高度上位于沟道上方。
56、权利要求36的方法，包含形成在DRAM、SRAM、或快闪存储器中的存储器件。
57、一种随机存取存储器件形成方法，包含
提供硅衬底；
在半导电衬底中形成导电掺杂的平坦SiC层；
在衬底上方形成存储单元阵列，独立存储单元中的每一个包含包括在第一源/漏极、第二源/漏极、以及在第一和第二源/漏极之间的沟道中的SiC层的晶体管；以及
在衬底上方形成包括存储单元寻址电路和存储单元读取电路的外围器件，外围器件中没有一个包括半导电衬底中的任何SiC层。
58、权利要求57的方法，其中半导电衬底包含单晶硅。
59、权利要求57的方法，其中半导电衬底包含外延硅。
60、一种晶体管形成方法，包含
提供半导电衬底；
形成第一源/漏极；
形成第二源/漏极；
在第一和第二源/漏极之间形成包括包含SiC的半导电衬底的碳化部分的沟道；以及
形成在操作上与沟道的相对侧相关联的栅极。
61、权利要求60的方法，其中形成晶体管包含形成沟道在高度上位于第一源/漏极上方以及第二源/漏极在高度上位于沟道上方的垂直晶体管。
62、权利要求60的方法，其中形成晶体管包含形成第一源/漏极、第二源/漏极、栅极、和通过沟道的电流路径中的每一个的某一部分共享一个公共高度水平的横向晶体管。
63、权利要求60的方法，进一步包含在栅极和沟道之间形成栅电介质，沟道的SiC位于最接近与栅电介质的界面的沟道外围内并且不位于至少部分地由SiC包围的沟道核心内，该沟道核心从第一源/漏极延伸到第二源/漏极。
64、权利要求63的方法，其中SiC具有从约50到约100埃的厚度。
65、权利要求60的方法，包含形成存储器件中的晶体管。
66、权利要求65的方法，包含形成在DRAM、SRAM、或快闪存储器中的存储器件。
67、一种晶体管形成方法，包含
提供半导电衬底；
形成第一源/漏极；
形成第二源/漏极；
形成包括包含SiC的半导电衬底的碳化部分的沟道；以及
在第一和第二源/漏极之间形成凹进到半导电衬底中的栅极，该沟道在操作上与栅极的相对侧相关联。
68、权利要求67的方法，进一步包含在栅极和沟道之间形成栅电介质，沟道的SiC位于最接近与栅电介质的界面的沟道外围内。
69、权利要求68的方法，其中SiC具有从约50到约100埃的厚度。
70、权利要求67的方法，包含形成存储器件中的晶体管。
71、权利要求70的方法，包含形成在DRAM、SRAM、或快闪存储器中的存储器件。
72、一种存储单元形成方法，包含
提供半导电衬底；
在半导电衬底中形成第一晶体管源/漏区域；
在半导电衬底中形成第二晶体管源/漏区域；
在第一和第二源/漏区域之间形成不包含SiC的晶体管沟道；以及
形成在第一源/漏区域上的存储节点结和在第二源/漏区域上的数字节点结，该存储节点结和/或数字节点结包括包含SiC的半导电衬底的碳化部分。
73、权利要求72的方法，其中如果存储节点结包含SiC，那么SiC被形成为从约200到约500埃的厚度，并且如果数字节点结包含SiC，那么SiC被形成为从约50到约150埃的厚度。
74、权利要求72的方法，其中包含SiC的存储和/或数字节点结形成在相应源/漏区域的外延硅上，该外延硅在高度上位于沟道上方。
75、权利要求72的方法，包含形成在DRAM、SRAM、或快闪存储器中的存储器件。
全文摘要
存储器件包括存储单元阵列和外围器件。独立存储单元中的至少一些包括包含SiC的碳化部分。至少一些外围器件不包括任何碳化部分。晶体管包括第一源/漏极，第二源/漏极，在第一和第二源/漏极之间的包括包含SiC的半导电衬底的碳化部分的沟道以及在操作上与该沟道的相对侧相关联的栅极。
文档编号H01L27/06GK101288166SQ200580025205
公开日2008年10月15日 申请日期2005年7月25日 优先权日2004年7月28日
发明者C·穆利 申请人:美光科技公司