专利名称：栅极结构的制造方法
技术领域：
本发明涉及集成电路的制造方法，尤其涉及一种具栅极结构的半导体装置的制造方法。
背景技术：
随着技术节点缩小化，许多集成电路的设计亟望将一般的多晶硅栅极电极取代成金属栅极电极，以改善具降低构造尺寸的元件效能。在形成金属栅极结构的工艺中，最终的栅极结构是在最后形成，称做“后栅极”工艺，其允许降低后续工艺的数目，包括必须在形成栅极之后所实施的高温工艺。此外，随着晶体管的尺寸降低，栅极氧化物的厚度也必须降低，以维持降低栅极长度的元件效能。为了能够降低栅极漏电流，也使用高介电常数的栅极介电层，其允许较大的物理厚度，而仍然能维持如同在较大技术结点中所使用较薄的栅极氧化层所能提供的相同有效厚度。然而，于互补式金属-氧化物-半导体(CMOS)装置的制造中，实施此构造和工艺仍具有许多挑战。随着栅极长度和元件之间的间距降低，这些问题变得更加严重。例如，于 “后高介电常数”介电层的制造过程中，在“后栅极”工艺中最终的高介电常数介电层是最后才制作，轻掺杂源极/漏极(LDD)区域的外缘可能从金属栅极电极的外缘偏移。图1显示借由“后高介电常数”介电层工艺所制造具传统栅极结构142的半导体装置100的剖面示意图。半导体装置100可形成于基板102的有源区域104上，其邻接隔离区域106。所述半导体装置100包括形成于基板102的有源区域104中的轻掺杂源极/ 漏极(LDD)区域122和源极/漏极(S/D)区域124，一栅极结构142包括一界面层143、一栅极介电层144和一栅极电极146依序地形成于基板102的上方。此外，栅极间隙子132、 接触蚀刻停止层134和层间介电层136可环绕此栅极结构142。由于此“后高介电常数”介电层工艺，导致LDD区域122的外缘12 通常从栅极电极146的外缘146e偏移X。若未避免此偏移的形成，则此偏移的距离可大到足以降低元件效能。有鉴于此，业界亟需改良的上述装置和栅极的形成方法。
发明内容
为克服上述现有技术的缺陷，于一实施例中，一种栅极结构的制造方法包括提供一硅基板；沉积并图案化一虚置氧化层和一虚置栅极电极层于基板上；形成一牺牲层环绕虚置氧化层和虚置栅极电极层；形成一含氮介电层环绕牺牲层；形成一层间介电层环绕含氮介电层；移除虚置栅极电极层；移除虚置氧化层；移除牺牲层以形成一开口于含氮介电层中；沉积一栅极介电层；以及沉积一栅极电极。于另一实施例中，一种栅极结构的制造方法包括提供一硅基板；沉积并图案化一虚置氧化层和一虚置栅极电极层于基板上；形成一牺牲层环绕虚置氧化层和虚置栅极电极层；形成一含氮介电层环绕牺牲层；形成一层间介电层环绕含氮介电层；移除虚置栅极电极层；同步移除虚置氧化层和牺牲层以形成一开口于含氮介电层中；沉积一栅极介电层；以及沉积一栅极电极。本发明的栅极结构增加的尺寸足够宽以容纳“后高介电常数”工艺的栅极介电层厚度，由此可以消除如图1所示在LDD区域的外缘和栅极电极的外缘之间的偏移X，由此维持此元件的效能。为使本发明能更明显易懂，下文特举实施例，并配合附图，作详细说明如下
图1显示具传统栅极结构的半导体装置的剖面示意图。图2显示根据发明各种态样的栅极结构的制造方法的流程图。图3A显示根据本发明实施例的具有有源区域和隔离区域的基板，并且沉积及图案化一虚置氧化层和一虚置栅极电极层于基板上的剖面示意图。图:3B显示在基板的有源区域中形成轻掺杂源极和漏极(LDD)区域，并且形成牺牲层环绕虚置氧化层和虚置栅极电极层的剖面示意图。图3C显示使用各向异性干蚀刻工艺将虚置栅极构造的顶表面上的牺牲层的一部分移除的剖面示意图。图3D显示形成含氮介电层环绕牺牲层，以形成栅极间隙子，使源极/漏极(S/D) 区域偏移的剖面示意图。图3E显示形成一层间介电(ILD)层以环绕含氮介电层的剖面示意图。图3F显示从被牺牲层、栅极间隙子、接触蚀刻终止层及层间介电层所环绕的虚置栅极结构中移除虚置栅极电极的剖面示意图。图3G显示移除虚置氧化物层和牺牲层以形成一开口于含氮介电层中的剖面示意3H显示沉积一栅极介电层部分地填入开口中，以形成部分的栅极结构的剖面示意图。其中，附图标记说明如下100 半导体装置；102 基板；104 有源区域；106 隔离区域；122 轻掺杂源极/漏极(LDD)区域；122e LDD区域的外缘；124 源极/漏极(S/D)区域；132 栅极间隙子；134 接触蚀刻停止层；136 层间介电层；142 栅极结构；143 界面层；144 栅极介电层；
146 栅极电极；146e 栅极电极的外缘；200 栅极结构的制造方法；202-218 工艺步骤；300 半导体装置；302 基板；304 有源区域；306 隔离区域；312 虚置栅极构造；31 虚置栅极构造的侧壁表面；312b 虚置栅极构造的顶表面；314 虚置氧化层；316 虚置栅极电极；318 牺牲层；322 轻掺杂源极和漏极(LDD)区域；322e 栅极电极的外缘；324 LDD区域的外缘；332 含氮介电层；334 接触蚀刻终止层(CESL)；336 层间介电层；337 开口；338 开口；342 最终栅极结构；343 界面层；344 栅极介电层；346 栅极电极；346e 栅极电极的外缘。
具体实施例方式以下以各实施例详细说明并伴随着
的范例，做为本发明的参考依据。在附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明之， 值得注意的是，图中未示出或描述的元件，为本领域技术人员所知的形式，另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。图2显示根据本发明各种态样的栅极结构的制造方法的流程图。图3A-图3H显示根据图2的栅极结构342的制造方法200的一实施例的剖面示意图。应了解的是，半导体装置300的其他部分可采取标准的互补式金属-氧化物-半导体(CM0Q技术工艺所制造，在此简单描述一些工艺。再者，下文将图2至图3H简化，以更佳理解本发明的发明概念。 例如，虽然附图是用于表示半导体装置300的栅极结构342，应了解的是，此集成电路(IC)可包括电阻、电容、电感、熔丝等多个其他装置。请参阅图2和图3A，方法200以步骤202为起始，其中提供一包括有源区域304和隔离区域306的基板302。于一实施例中，此基板302包括结晶硅基板(例如晶片)。此基板302可替换成包括硅锗、砷化镓、或其他适合的半导体材料。基板302可还包括其他构造， 例如各种掺杂区域、一埋藏层和/或一外延层。再者，基板302可以是绝缘层上的半导体， 例如绝缘层上覆硅(SOI)。于其他实施例中，此基板302可包括一掺杂外延硅层、一渐层半导体层、和/或可还包括一半导体层位于另一型态的半导体层上，例如一硅层覆于硅锗层上。于其他范例中，此基板302可包括一化合物半导体或一多层硅结构，或者一硅基板可包括一多层化合物半导体结构。上述有源区域304可包括各种掺杂配置，依照本技术领域所熟知的设计需求而决定。于一些实施例中，有源区域304可掺杂ρ型或η型掺杂物。例如，有源区域304可掺杂如硼或BF2的ρ型掺杂物，如磷或砷的η型掺杂物。有源区域304可做为配置于N型金属-氧化物-半导体(通称为NM0S)的区域或配置于P型金属-氧化物-半导体(通称为 PM0S)的区域。上述隔离区域306可形成于基板302上，用以隔离所述各种有源区域304。隔离区域306可采用如硅的局部氧化(LOCOS)或浅沟槽隔离(STI)的隔离技术，以定义及电性隔离所述各种有源区域304。于本实施例中，隔离区域306包括一浅沟槽隔离(STI)物。隔离区域306可包括氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、低介电常数材料、其他适当材料、和/或上述材料的任意组合。所述隔离区域306于本实施例中例如是STI可由任何适当的工艺形成。以此为一范例，所述STI的形成方法可包括借由传统的微影工艺将此基板302图案化，于基板302中蚀刻出一沟槽(例如借由干蚀刻、湿蚀刻、和/或等离子体蚀刻工艺)，并以一介电材料填入此沟槽(例如使用化学气相沉积工艺)。于一些实施例中，此填入的沟槽可具有多层结构，例如一热氧化层并以氮化硅或氧化硅填入。再请参阅图2和图3Α，继续进行上述方法200的步骤204，其中借由依续沉积并图案化一虚置氧化层314和一虚置栅极电极层316于基板302上以形成一虚置栅极构造312。 此虚置栅极构造312可使用任何适当的工艺形成。于一范例中，虚置氧化层314和虚置栅极电极层316为依序地沉积在基板302上。于本实施例中，虚置氧化层314可借由热氧化工艺而成长的氧化硅，具有约10到30埃的厚度范围。例如，此虚置氧化层314可借由快速热氧化(RTO)工艺成长或利用含氧的传统热回火工艺成长。于一些实施例中，所述虚置栅极电极层316可包括单层或多层结构。于本实施例中，虚置栅极电极层316可包括多晶硅。再者，此虚置栅极电极层316可以是具有相同或不同掺杂物的掺杂多晶硅。此虚置栅极电极层316包含任何适当的厚度。于本实施例中，此虚置栅极电极层316包含约30纳米到60纳米的厚度范围。此虚置栅极电极层316可借由使用低压化学气相沉积(LPCVD)工艺而形成。此LPCVD工艺可在标准的LPCVD炉体中实施，温度约为580°C到650°C，压力约 200mTorr 到 lTorr，使用硅烷(SiH4)、二硅烷(Si2H6)、三硅烷(Si3H8)或二氯硅烷(SiH2Cl2) 做为硅的来源气体。接着，借由适当的工艺，例如旋转涂布法，将光致抗蚀剂层形成于所述虚置栅极构造312之上，并借由适当的微影图案化方法进行图案化以形成图案化的光致抗蚀剂构造。 此图案化的光致抗蚀剂构造的宽度范围介于15至45纳米。接着，可使用干蚀刻工艺，将此图案化的光致抗蚀剂构造转移至下方的层(也即虚置氧化层314和虚置栅极电极层316) 以形成虚置栅极构造312。所述光致抗蚀剂层可在后续的步骤中被移除。于另一范例中，形成一硬掩模层于虚置栅极构造312上方；形成一图案化光致抗蚀剂层于此硬掩模层上；将此图案化光致抗蚀剂层转移至所述硬掩模层，并接着转移至虚置氧化层314和虚置栅极电极层316以形成虚置栅极构造312。应了解的是，上述范例并非限定可用形成虚置栅极构造 312的工艺步骤。更应了解的是，此虚置栅极构造312可包括额外的介电层和/或导电层。 例如，所述虚置栅极构造312可包括硬掩模层、界面层、顶盖层、扩散/阻挡层、其他适当的材料层，和/或上述材料层的任意组合。请参阅图;3B，在形成虚置栅极构造312之后，于基板302的有源区域304中形成轻掺杂源极和漏极(LDD)区域322。所述LDD区域322可借由一或多注入工艺，例如离子注入工艺。掺杂物的种类可依据所欲制造的元件型态如NMOS或PMOS装置而决定。例如，所述LDD区域322可掺杂ρ型掺杂物，例如硼或或BF2 ；或掺杂η型掺杂物，例如如磷或砷；和 /或上述掺杂物的任意组合。所述LDD区域322可包括各种掺杂轮廓。于一些实施例中，此借由硼或磷的离子注入，能量范围约介于5至IOOKeV,剂量范围约介于IEll至1E14原子/ 平方公分。在离子注入工艺之后，所述LDD区域322可对准于虚置栅极构造312的侧壁表面 312a0请参阅图2和图3B，继续进行方法200的步骤206，其中形成牺牲层318环绕虚置氧化层314和虚置栅极电极层316。此牺牲层318包括任何适合的厚度。于本实施例中，此牺牲层318的厚度tl范围约介于0. 5至2纳米。于一实施例中，此牺牲层318例如是高介电常数(high-k)介电层可不同于上述虚置氧化层314。所述高介电常数介电层可使用原子层沉积(ALD)工艺形成。本发明的原子层沉积工艺一般是在压力低于IOmTon 和温度范围介于150°C至300°C条件下实施。于一实施例中，将含铪来源的化合物与氧来源反应沉积氧化铪。所述提供氧以沉积氧化铪的步骤中氧来源可为水蒸气(H2O)。于其他实施例中，所述牺牲层318例如是氧化硅、氟掺杂氧化硅、或碳掺杂氧化硅，可与虚置氧化层314为相同或相似的材料。此乃因为二者皆为氧化硅但其中之一具有不同的组成。所述氧化硅、氟掺杂氧化硅、或碳掺杂氧化硅可使用化学气相沉积(CVD)工艺沉积。例如，本发明的CVD工艺一般是在射频源功率约介于400至800W，压力约介于4. 5至 4Torr和温度范围介于250°C至400°C，使用硅烷(SiH4)或四氟化硅(SiF4)或三甲基硅烷 (Si(CH3)3H)或四甲基硅烷(Si(CH3)4)伴随氧气做为反应前驱物的条件下实施。请参阅图3C，使用各向异性干蚀刻工艺将虚置栅极构造312的顶表面312b上的牺牲层318的一部分移除，由此于蚀刻工艺后留下环绕并毗邻虚置栅极构造312的侧壁表面 31 的牺牲层318。应注意的是，移除牺牲层318会增加最终栅极结构342的尺寸(请参阅图3H)。此增加最终栅极结构342的尺寸可容纳“后高介电常数”工艺的栅极介电层的厚度，由此可消除如图1中所示的LDD区域122的外缘12 和栅极电极146的外缘146e之间的偏移X。所述干蚀刻工艺具有高蚀刻选择性，致使此干蚀刻工艺并不蚀刻侵入所述虚置栅极电极层316和基板302的表面。于一实施例中，蚀刻氧化铪的干蚀刻工艺可在电源功率约介于200至2500W及阴极偏压功率约介于5至100W，且压力约介于3至5mTorr，使用Cl2 和CO做为蚀刻气体的条件下实施。于另一实施例中，蚀刻氧化硅、氟掺杂氧化硅、或碳掺杂氧化硅的干蚀刻工艺可在辉光放电及压力约介于IOmTorr至3Torr，使用碳氟化合物气体如CF4、C2F6, C3F8, CHF3、或CH2F2做为蚀刻气体的条件下实施。请参阅图2和图3D，继续进行方法200的步骤208，其中形成一含氮介电层332环绕牺牲层318。于一实施例中，所述含氮介电层332可为在温度低于400°C及压力约介于 200mTorr至lTorr，使用SiH4、NH3、和/或队0做为反应气体的条件下，借由等离子体沉积所形成的氮化硅层。所述含氮介电层332可包括氮化硅、氮氧化硅、和/或上述材料的任意组合。所述含氮介电层332可包括多层结构。于本实施例中，此所述含氮介电层332可包括介于7纳米至15纳米的厚度范围。并且接着，在电源功率约介于150至220W，且压力约介于10至45mTorr，使用BP、CH2F2, 02、He、和Ar做为蚀刻气体的条件下实施一干蚀刻工艺。 留下的含氮介电层332可做为栅极间隙子并通称为栅极间隙子332。再请参阅图3D，所述栅极间隙子332可用于使源极/漏极(S/D)区域3M偏移。此源极/漏极区域3M借由一或多道离子注入工艺形成于基板302的有源区域304中。掺杂物的种类可依据所欲制造的元件型态如NMOS或PMOS装置而决定。例如，所述S/D区域3 可掺杂P型掺杂物，例如硼或或BF2 ；或掺杂η型掺杂物，例如如磷或砷；和/或上述掺杂物的任意组合。所述S/D区域3Μ可包括各种掺杂轮廓，并且于离子注入工艺后，S/D区域3Μ 可对准于间隙子332的外缘。此可借由硼或磷的离子注入，能量范围约介于5至IOOKeV,剂量范围约介于1E15至1E16原子/平方公分。于一些实施例中所述S/D区域3 可还包括高起的S/D区域。再者，可借由自对准硅化工艺在S/D区域3M上形成一或多个接触构造 (例如硅化区域)。请参阅图2和图3E，继续进行方法200的步骤210，其中形成一层间介电(ILD)层 336以环绕含氮介电层332。在形成层间介电层336之前，借由包含在此所描述的任何适当的工艺，可选择性地形成一接触蚀刻终止层(CESL) 334于包含虚置栅极构造312的基板 302之上。此接触蚀刻终止层3；34可在温度约介于30(TC至60(TC，压力约介于200mTorr 至lTorr，高频的RF功率约介于70W至300W和低频的RF功率约介于5W至60W，使用硅烷 (SiH4)和/或六氯硅烷(Si2Cl6)及NH3做为反应气体的条件下借由等离子体沉积工艺形成。 此接触蚀刻终止层334可还包括任何适当的厚度。于本实施例中，所述接触蚀刻终止层334 可包括约200埃的厚度。于一些实施例中，并不使用此接触蚀刻终止层。再请参阅图3E，在形成接触蚀刻终止层334之后，形成层间介电(ILD)层336于接触蚀刻终止层334上。此层间介电层336可包括一介电材料。此介电材料可包括氧化硅、 旋转涂布玻璃(SOG)、掺氟的硅玻璃(fluorinated silica glass)、掺氟的氧化硅(carbon doped silicon oxide)、黑钻石(Black Diamond ，美商应用材料所提供，圣塔克拉拉，加
州)、其他适合的介电材料，和/或上述材料的任意组合。于一些实施例中，此层间介电层 336可包括高密度等离子体(HDP)介电材料(例如HDP氧化物)和/或高深宽比工艺(HARP) 介电材料(例如HARP氧化物)。此层间介电层336包括任何的适当的厚度。于本实施例中，所述层间介电层336可包括约4000埃至8000埃的厚度范围。应了解的是，所述层间介电层336可包括一或多种介电材料和/或一或多层的介电层。接着，借由化学机械平坦(CMP)工艺将接触蚀刻终止层334和/或层间介电层336 进行平坦化，直到露出位于基板302上方的虚置栅极构造312的顶部，如图3E所示。所述化学机械平坦工艺可具有高选择性以提供虚置栅极结构312、牺牲层318、栅极间隙子332、接触蚀刻终止层334及层间介电层336实质平坦的表面。于本实施例中，所述虚置氧化物层314和虚置栅极电极316被包括牺牲层318、栅极间隙子332 (也即含氮介电层332)、接触蚀刻终止层334及层间介电层336所构成的介电层环绕。请参阅图2和图3F，继续进行方法200的步骤212，其中从被牺牲层318、栅极间隙子332、接触蚀刻终止层334及层间介电层336所环绕的虚置栅极结构312中移除虚置栅极电极316。可借由任何适当的工艺移除虚置栅极电极316，以形成具有第一宽度Wl的开口于牺牲层318中。可借由湿蚀刻工艺和/或干蚀刻蚀刻工艺移除虚置栅极电极316。于一实施例中，用于虚置多晶硅栅极电极316的湿蚀刻工艺包括暴露于含氢氧化铵、稀释氢氟酸、去离子水、和/或适合的蚀刻剂溶液的溶液中。于其他实施例中，用于虚置多晶硅栅极电极316的干蚀刻工艺可在电源功率约650至800W、偏压功率约100至120W，及压力约60 至200mTorr，使用Cl2、HBr和He做为蚀刻气体的条件下实施。请参阅图2和图3G，继续进行方法200的步骤214，其中移除上述虚置氧化物层 314和牺牲层318以形成一开口 338于含氮介电层332中。于一实施例中，开口 338具有第二宽度W2于约15到45纳米的范围之间，及开口 338的高度t2介于约20到60纳米的范围之间。应注意的是，开口 338的第二宽度W2大于开口 337的第一宽度W1。因此，本申请的半导体装置300的制造方法可增加最终栅极结构342的尺寸(请参阅图3H)。最终栅极结构342所增加的尺寸足够宽以容纳“后高介电常数”工艺的栅极介电层厚度，由此消除如图1所示在LDD区域122的外缘12 和栅极电极146的外缘146e之间的偏移X，由此维持此元件的效能。于一些实施例中，所述牺牲层318的构成材料与所述虚置氧化物层314不同。由于牺牲层318和虚置氧化物层314是由不同的材料构成，因此可分别移除牺牲层318和虚置氧化物层314。于一实施例中，移除虚置氧化物层314的步骤是在移除牺牲层318步骤之后实施，以形成开口 338于含氮介电层332中。于另一实施例中，移除虚置氧化物层314 的步骤是在移除牺牲层318步骤之前实施，以形成开口 338于含氮介电层332中。于牺牲层318和虚置氧化物层314属不同材料的实施例中，此牺牲层318包括一例如是HfO2的高介电常数介电材料，且虚置氧化物层314包括氧化硅。于本实施例中，移除虚置氧化物层314的步骤是使用湿蚀刻工艺、干蚀刻工艺、或蒸气蚀刻工艺实施。所述湿蚀刻工艺可具有高选择性，使得此蚀刻工艺会停止于含氮介电层332、接触蚀刻终止层334、层间介电层336及基板302。例如，此湿蚀刻工艺包括在氢氟酸 (HF)溶液中以适当的时间移除虚置氧化物层314。又例如，所述干蚀刻工艺是使用氟基或氯基蚀刻剂实施。再例如，所述蒸气蚀刻工艺是在温度介于30°C至60°C之间，将虚置氧化物层314的表面暴露在包含NH3和HF的混合蒸气中。于本实施例中，移除虚置氧化物层314 的步骤是使用干蚀刻步骤，以形成开口 338于含氮介电层332中。此干蚀刻工艺可具有高选择性，使得此干蚀刻工艺会停止于含氮介电层332、接触蚀刻终止层334、层间介电层336 及基板302。例如，此干蚀刻工艺是在电源功率约介于450到550W，及压力约1至2mTorr， 使用Cl2和BCl3做为蚀刻气体的条件下实施。于另一实施例中，例如是氧化硅、氟掺杂氧化硅、或碳掺杂氧化硅的牺牲层318与虚置氧化物层314可以是相同或相似的材料。这是因为二者皆为氧化硅，但可具有其他的组成。因此，可同时移除所述虚置氧化物层314和牺牲层318，以形成开口 338于含氮介电层332中。于本实施例中，虚置氧化物层314和牺牲层318 二者皆为氧化硅，移除虚置氧化物层314和牺牲层318的步骤是同时地使用一湿蚀刻工艺，以形成开口 338于含氮介电层 332中。此湿蚀刻工艺可具有高选择性，使得此蚀刻工艺会停止于含氮介电层332、接触蚀刻终止层334、层间介电层336及基板302。例如，此湿蚀刻工艺包括在氢氟酸(HF)溶液中以适当的时间同时移除虚置氧化物层314和牺牲层318。请参阅图2和图3H，继续进行方法200的步骤216，其中沉积一栅极介电层344部分地填入开口 338中，以形成栅极结构342的一部分。于一些实施例中，此栅极介电层344 可包括氧化硅、氮氧化硅、高介电常数介电层，或上述材料的任意组合。所述高介电常数介电层可包括氧化铪(HfO2)、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属硅化物、金属氮氧化物、金属铝化物、硅化锆、铝化锆、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝、氧化铪-氧化铝(HfO2-Al2O3)合金、其他适合的高介电常数介电材料、 和/或上述材料的任意组合。于一些实施例中，在开口 338中，高介电常数栅极介电层344 的厚度t3小于2纳米。应注意的是，此厚度t3也应小于牺牲层318的厚度t2，使得开口 338留下的宽度W3大于图3F中的开口 337的宽度W1，以消除如图1所示在LDD区域122的外缘12 和栅极电极146的外缘146e之间的偏移X，由此在LDD区域322的外缘32 和栅极电极346的外缘346e之间形成一重叠Y。所述栅极介电层344可还包括一界面层343 以降低栅极介电层344和基板302之间的不匹配性。此界面层343可包括氧化硅。请参阅图2和图3H，继续进行方法200的步骤218，其中沉积一栅极电极346完全地填入开口 338中，以形成栅极结构342。于一些实施例中，此栅极电极346包括Al、Cu、 AlTi, AlTiN, TiN, TiCN, TaN, TaCN, WN、WCN、或上述材料的任意组合。于一些实施例中，于开口 338中，此栅极电极346的栅极长度小于32纳米。在开口 338中填入栅极介电层344 和栅极电极346的步骤之后，实施一化学机械平坦工艺以平坦化栅极介电层344和栅极电极346。此化学机械平坦工艺可移除部份的栅极介电层344和栅极电极346直到抵达层间介电层334的顶表面为止。接着，在形成栅极结构之后，必须实施包括内连线工艺的后续工艺，以完成半导体装置300的制造。本发明虽以各种实施例发明如上，然而其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰。本发明的保护范围当视随附的权利要求所界定的范围为准。
权利要求
1.一种栅极结构的制造方法，包括提供一硅基板；沉积并图案化一虚置氧化层和一虚置栅极电极层于该基板上； 形成一牺牲层环绕该虚置氧化层和该虚置栅极电极层； 形成一含氮介电层环绕该牺牲层； 形成一层间介电层环绕该含氮介电层； 移除该虚置栅极电极层； 移除该虚置氧化层；移除该牺牲层以形成一开口于该含氮介电层中； 沉积一栅极介电层；以及沉积一栅极电极。
2.如权利要求1所述的栅极结构的制造方法，其中移除该虚置氧化层的步骤晚于移除该牺牲层以形成一开口于该含氮介电层中的步骤。
3.如权利要求1所述的栅极结构的制造方法，其中移除该虚置氧化层的步骤早于移除该牺牲层以形成一开口于该含氮介电层中的步骤。
4.如权利要求1所述的栅极结构的制造方法，其中移除该虚置氧化层的步骤与移除该牺牲层以形成一开口于该含氮介电层中的步骤为同步实施。
5.如权利要求1所述的栅极结构的制造方法，其中移除该虚置氧化层的步骤是使用一湿蚀刻工艺实施，其中该湿蚀刻工艺包括在氢氟酸溶液中移除该虚置氧化层。
6.如权利要求1所述的栅极结构的制造方法，其中该牺牲层包括一高介电常数介电层。
7.如权利要求1所述的栅极结构的制造方法，其中移除该牺牲层以形成一开口于该含氮介电层中的步骤是使用一干蚀刻工艺实施，其中该干蚀刻工艺是在约450至550W的功率，及约1至2mTorr的压力条件下，使用Cl2和BCl3做为蚀刻气体。
8.如权利要求1所述的栅极结构的制造方法，其中该牺牲层包括氧化硅、氟掺杂氧化硅、或碳掺杂氧化硅。
9.如权利要求1所述的栅极结构的制造方法，其中移除该虚置氧化层的步骤与移除该牺牲层以形成一开口于该含氮介电层中的步骤是同步使用一湿蚀刻工艺实施，其中该湿蚀刻工艺包括在氢氟酸溶液中同步移除该虚置氧化层和该牺牲层。
10.如权利要求1所述的栅极结构的制造方法，其中该开口的深度范围大抵介于15至 45纳米之间，以及其中该开口的高度范围大抵介于30至60纳米之间。
全文摘要
本发明涉及集成电路的制造方法，尤其涉及一种具栅极结构的半导体装置的制造方法。一种栅极结构的制造方法包括提供一硅基板；沉积并图案化一虚置氧化层和一虚置栅极电极层于基板上；形成一牺牲层环绕虚置氧化层和虚置栅极电极层；形成一含氮介电层环绕牺牲层；形成一层间介电层环绕含氮介电层；移除虚置栅极电极层；移除虚置氧化层；移除牺牲层以形成一开口于含氮介电层中；沉积一栅极介电层；以及沉积一栅极电极。本发明的栅极结构增加的尺寸足够宽以容纳“后高介电常数”工艺的栅极介电层厚度，由此维持此元件的效能。
文档编号H01L21/336GK102194680SQ20101024153
公开日2011年9月21日 申请日期2010年7月29日 优先权日2010年3月9日
发明者冯家馨, 吕伟元, 王海艇, 罗先庆, 蔡瀚霆, 郑振辉, 陈冠仲 申请人:台湾积体电路制造股份有限公司